KR20070060370A - 계단 구조의 하부 전극을 가진 ｍｉｍ 캐퍼시터 - Google Patents

계단 구조의 하부 전극을 가진 ｍｉｍ 캐퍼시터 Download PDF

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KR20070060370A
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Abstract

안정된 정전용량을 확보할 수 있고 내구성이 높은 반도체 소자의 MIM 캐퍼시터의 구조 및 그 제조방법에 대해 개시된다. 본 발명에 의한 반도체 소자의 캐퍼시터는, 반도체 기판상에 형성된 층간 절연막, 층간 절연막 상에 형성된 하부 전극, 하부 전극 상에 형성되고 대면하는 하면의 면적이 하부 전극의 상면의 면적보다 넓게 형성된 유전막, 유전막 상에 형성되고 대면하는 하면의 면적이 유전막의 상면의 면적보다 좁게 형성된 상부 전극을 포함한다. 본 발명에 의한 반도체 소자의 MIM 캐퍼시터는 유전막에 금속폴리머가 점착되지 않고 강한 전계가 걸리는 영역도 없기 때문에 캐퍼시터의 정전용량을 안정적으로 확보할 수 있고, 오동작이 없으며 내구성도 증진된다.
MIM 캐퍼시터, 계단형 하부 전극, 금속폴리머

Description

계단 구조의 하부 전극을 가진 ＭＩＭ 캐퍼시터{A MIM capacitor having stepped bottom electrode and manufacturing method of the same}
도 1은 종래 기술에 의한 MIM 캐퍼시터의 구조를 개략적으로 도시한 단면도이다.
도 2는 또 다른 종래 기술에 의한 MIM 캐퍼시터의 구조를 개략적으로 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 의한 MIM 캐퍼시터의 구조를 개략적으로 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명에 의한 MIM 캐퍼시터를 제조하는 공정을 단계별로 간략하게 도시한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
200: MIM 캐퍼시터 210: 반도체 기판
220: 제1 층간 절연막 230, 230a: 하부 전극
240: 유전막 250, 250a, 250b: 상부 전극
260: 제2 층간 절연막 270: 비아
280: 신호전달선 290: 포토레지스트 패턴
본 발명은 반도체 소자의 캐퍼시터 구조 및 그 제조방법에 관한 것으로 보다 상세하게는 하부 전극을 유전막보다 좁은 면적을 갖도록 하여 안정적인 동작과 수율을 높여주는 구조의 MIM 캐퍼시터의 구조 및 그 제조방법에 관한 것이다.
최근 반도체는 그 크기가 작아지는 반면 대용량, 고속동작, 고집적화되고 있기 때문에, 그에 따라 반도체의 구조도 새로워지고 있으며 제조 공정도 크게 발달하고 있다. 특히 저전력과 고속동작을 구현하기 위하여 종래의 다결정 실리콘을 주로 사용하였던 전도체는 빠르게 금속으로 대체되어 가고 있는 실정이다. 금속 전도체는 다결정 실리콘보다 저항이 낮아 전기적 신호를 송수신하는 측면에서는 신호손실이 낮고 속도가 빠르며 열에도 강해 소자의 수명도 길어진다는 많은 장점을 가지고 있지만, 제조 공정이 복잡해지고 가공이 어려우며 제조 단가가 상승한다는 단점이 있다. 그래도 고속, 고집적 소자를 요구하는 빠른 속도 및 저전력화 등에 다결정 실리콘이 적합하지 않기 때문에 그러한 어려움에도 불구하고 금속을 반도체 소자의 주 전도체로 사용하고 있는 추세이고, 본 발명은 그 중에서도 특히 금속을 전극으로 사용하는 캐퍼시터에서 발생되는 문제점을 해결하고자 하는 발명이다.
도 1은 종래기술의 MIM 캐퍼시터(100)의 구조를 개략적으로 도시한 단면도이다.
종래기술의 MIM 캐퍼시터(100a)는 반도체 기판(110)상에 제1 층간 절연막(120)이 형성되어 있는데, 본 도면에서는 상기 제1 층간 절연막(120) 하부 또는 내 부에는 단위 반도체 소자들 트랜지스터, 게이트, 불순물 영역, 콘택, 신호전달선 등 이 형성되어 있을 수 있으나 본 발명의 요지와 관련성이 낮기 때문에 본 발명이 모호하게 해석되는 것을 방지하기 위하여 도면에는 생략하였다. 상기 제1 층간 절연막(120)은 통상 실리콘산화막계열의 막질을 사용한다.
상기 제1 층간 절연막(120) 상에 MIM 캐퍼시터의 하부 전극(130)이 있고, 상기 하부 전극(130)상에는 유전막(140)이 있으며, 상기 유전막(140) 상에는 상부 전극(150)이 있다. 상기 상/하부 전극(130, 150)은 금속이다.
상기 상/하부 전극(130, 150) 및 유전막(140)을 덮으며 형성된 제2 층간 절연막(160)이 인접한 패턴들과 전기적 절연을 이루고 있으며, 상기 상부 전극(150) 및 하부 전극(130)과 신호 전달선들(180)을 전기적으로 연결하여 주는 비아(170)가 있다.
상기 도 1과 같은 구조의 MIM 캐퍼시터의 제조 공정에서 가장 많은 문제점을 발생하는 부분이 도면에 표시된 A영역이다. 상기 A영역은 유전막(140)의 노출된 측면부인데 패터닝하는 과정에서 상부 전극(150)의 식각물 또는 식각 잔여물 등이 금속폴리머를 형성하며 상기 A영역의 측면부에 점착된다. 상기 상부 전극(150)을 식각하는 과정에서도 점착되지만 특히 유전막(140)을 패터닝하는 공정에서 많이 점착된다. 이런 금속폴리머는 전도성을 가지기 때문에 상/하부전극(130, 150)을 전기적으로 절연시키지 못하고 단락되는 경우가 종종 발생하며, 단락까지는 되지 않더라도 전계가 집중되는 현상을 유발하여 유전막(140)을 비롯한 MIM 캐퍼시터가 물리적으로 파손되거나, 금속폴리머를 통한 누설 전류가 생겨 정전 용량이 급격히 낮아지 는 현상이 발생한다. 이러한 금속폴리머를 식각공정 이후의 세정 공정 등을 통하여 없애주고는 있지만 완벽한 제거가 쉽지 않으며, 완벽히 없애기 위해 세정 공정을 길게 하는 것은 공정도 복잡해지고 제조 기간이 길어지기 때문에 제조 단가가 급격히 상승하게 된다. 또한 상기 금속폴리머의 점착 또는 제거 여부를 일일이 검사할 수도 없기 때문에 생산에 소요되는 기간이 늘어나고 오류를 모른체 다음 공정을 진행하여 최종 테스트 단계에서 불량으로 판정되기 때문에 수율도 떨어뜨린다는 단점이 있다.
도 2는 상기 도 1에 도시된 MIM 캐퍼시터 구조의 단점을 개선하고자 제안되었던 또 다른 종래기술에 의한 MIM 캐퍼시터(100b)의 구조도이다. 역시 도 1과 같이 본 발명이 모호하게 해석되는 것을 방지하기 위하여 개략적으로 도시하였다.
도 2에 도시된 MIM 캐퍼시터는 도 1에 도시된 MIM 캐퍼시터의 문제점을 개선하기 위하여 유전막(140a)을 상부 전극(150)의 하부에만 형성하는 것이 아니라 하부 전극(130)의 전면에 형성하고 상부 전극(150)이 형성되지 않는 부분의 유전막(140a)은 과식각 등을 통하여 두께를 낮춘 모양으로 형성되어 있다. 이러한 구조의 유전막(140a)은 상기 도 1에 도시한 (140)유전막의 A영역에 금속 폴리머가 점착되어 일으키는 문제 중, 특히 하부 전극(130)과 상부 전극(150)이 단락이 되는 경우에 일어나는 문제를 해결하려 하기 위하여 도면에서처럼 유전막(140a)의 상면을 전면적으로 식각하여 두께를 낮춰준다. 이렇게 하면 도 1의 A영역에 해당하는 B영역에 금속폴리머가 점착되더라도 최소한 하부 전극(130)과 단락되지는 않을 것이기 때문이다. 그러나 이러한 구조로 캐퍼시터를 형성하더라도 여전히 B영역에 금속폴 리머가 점착되어 몇가지 치명적인 문제점을 가지게 되는데, 우선 유전막(140a)의 두께를 낮추기 위한 공정이 매우 불안정한 공정이라는 점이다. 도면에서 알 수 있듯이 두께를 낮추기 위한 식각공정을 수행할 때, 식각 정지점이 없기 때문에 적당한 시간동안 식각 공정을 수행하다가 멈추는 타임식각공정을 해야 하는데, 상기 유전막(140a)의 두께는 매우 낮다. 도면은 이해를 돕기 위하여 두텁게 보이도록 도시하였지만 실제로는 수 십 내지 수 백 Å에 불과하고 현재 가장 일반적인 두께는 약 200Å정도이기 때문에 식각공정을 이용할 경우 순간적으로 식각되어 버릴 수 있으므로 매우 정밀한 식각 공정을 수행하여야 한다. 또 유전막(140a)의 두께가 적정 두께보다 낮아지면 누설 전류가 커진다는 점이 큰 단점이다. 반도체 소자의 캐퍼시터는 용량 조절이 매우 중요하기 때문에 유전막의 두께 및 유전율은 인가되는 전압과 전류, 캐퍼시터의 정전용량 등과 매우 밀접한 관계에 있다. 소자의 두께, 크기 등의 물리적인 요소도 전기적 요소의 변동에 따라 공식화되어 변동하고 있다는 것이다. 즉, 유전막이 의도한 두께보다 낮거나 클 경우, 또 누설 전류가 발생할 경우, 단지 정전용량의 차이를 가지게 되는 점 뿐만 아니라, 단위 소자간에 전달하는 신호의 크기, 속도 등이 차이나게 되고, 다른 소자와의 상관적인 동작이 균일하지 않게 되고, 이를 소자 전체적으로 오동작 또는 성능저하를 일으킬 수 있다. 도 2의 B영역과 같이 낮아진 두께의 유전막(140a)상에 점착되는 금속폴리머는 하부 전극(130)과의 간격이 가까워진 상태로 캐퍼시터를 형성하고 있는 모양이 되므로 캐퍼시터의 정전용량에 영향을 미치며, 전계가 강하게 걸린다. 또 점점 축소되고 있는 디자인 룰 하에서는 더 빠른 시기에 구조적인 한계에 부딪히게 될 것이고, 제조 공 정이 훨씬 더 어려워 질 것이 자명하다.
본 발명이 이루고자 하는 기술적 과제는, 금속폴리머를 안정적으로 제거할 수 있는 구조의 MIM 캐퍼시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 MIM 캐퍼시터를 안정적으로 제조할 수 있는 제조방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 캐퍼시터는, 반도체 기판상에 형성된 층간 절연막, 층간 절연막 상에 형성된 하부 전극, 하부 전극 상에 형성되고 하면의 면적이 하부 전극의 상면의 면적보다 넓게 형성된 유전막, 유전막 상에 형성되고 하면의 면적이 유전막의 상면의 면적보다 좁게 형성된 상부 전극을 포함한다.
하부 전극의 측면 프로파일은 계단형일 수 있다.
상기 본 발명의 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 층간 절연막이 형성된 반도체 기판을 제공하고, 층간 절연막 상에 하부 전극, 하부 전극 상의 하면의 면적이 하부 전극의 상면의 면적보다 넓은 유전막, 유전막 상의 하면의 면적이 유전막의 상면의 면적보다 좁은 상부 전극을 포함하는 캐퍼시터를 형성하는 것을 포함한다.
하부 전극의 측면 프로파일은 계단형일 수 있다.
캐퍼시터를 형성하는 것은 층간 절연막 상에 하부 전극을 형성하기 위한 제 1 도전막을 형성하고, 도전막 상에 유전막을 형성하기 위한 절연막을 형성하고, 절연막 상에 상부 전극을 형성하기 위한 제 2 도전막을 형성하고, 제 2 도전막을 패터닝하여 상부 전극을 형성하고, 절연막을 패터닝하여 유전막을 형성하고, 제 1 도전막을 패터닝하여 하부 전극을 형성하고, 상부 및 하부 전극의 표면을 식각하는 것을 포함한다.
상/하부 전극의 표면을 식각하는 공정에 H2O2/NH4OH/DIW(De-Ionized Water) 혼합액, 인산/초산/불산의 혼합액, 또는 H2SO4/H2O2의 혼합액, HF/NH4F 혼합액, 또는 희석된 불산을 이용할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들을 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 캐퍼시터, 특히 MIM 캐퍼시터(200)의 구조를 개략적으로 도시한 도면이다.
기판(210) 상에 층간 절연막(220)이 형성된다. 상기 기판(210)과 층간 절연막(220)은 직접 접촉한 상태로 존재할 수도 있지만 대개의 경우 단위 소자 게이트, 트랜지스터, 신호전달선, 데이터 저장용 캐퍼시터 등 가 형성된다. 본 발명은 상기 단위 소자들의 존재 여부로부터 아무 영향도 받지 않기 때문에 본 발명이 모호하게 해석되는 것을 방지하기 위하여 도면에서 생략한다. 상기 층간 절연막(220)은 바람직하게는 실리콘 산화물계열이다.
상기 층간 절연막(220) 상에 MIM 캐퍼시터의 하부 전극(230)의 측면 프로파일이 계단형이다. 상기 하부 전극(230)의 상면 위에는 유전막(240)이 형성된다. 상기 유전막(240)의 변의 길이는 상기 접촉하고 있는 하부 전극(230)의 상면보다 적어도 한 변의 길이가 길다고 할 수 있으며, 따라서 면적이 상기 접촉하고 있는 하부 전극의 상면의 면적보다 넓다.
상기 상/하부 전극(130, 150)은 바람직하게는 금속이며, 구체적으로 예를 들자면 티타늄, 티타늄 나이트라이드, 알루미늄, 텅스텐, 구리, 코발트 등이며, 상기 금속들과 실리콘의 화합물인 실리사이드 계열의 물질일 수 있다.
본 발명에서는 상기 유전막(240)의 상/하면의 면적이 상/하부 전극(230, 250)의 면적보다 넓게 형성되며, 하부 전극(230)의 측면 프로파일이 계단형이다. 이 구조는 제조공정에서 상기 유전막(240)의 상부에 금속폴리머가 점착되지 않기 때문에 금속폴리머로 인하여 소자가 오동작을 하거나 내구성이 떨어지는 현상이 없다. 또한 상/하부 전극(230, 250)의 주변부에 전계가 집중되는 현상도 없어진다. 전계는 날카롭게 각이 진 부분에 더 강하게 걸리는 경향이 있어서 소자의 오동작을 유발하고 내구성을 떨어뜨리는 원인이 되지만 본 발명에 의한 캐퍼시터는 유전막(240)이 상/하부 전극(230, 250)과 접촉하는 면들보다 더 넓게 형성되어 있기 때문에 전계가 강하게 걸리지 않으며 걸린다고 하여도 강하지 않을 뿐만 아니라 오동작도 없고 충분히 내구성을 확보할 수 있다. 상기 유전막(240)이 측방향으로 돌출한 부분의 길이는 상기 하부 전극(230)에 비해 최대 200Å을 넘지 않도록 하는 것이 실험적으로 안정적이었다. 200Å을 초과할 경우 유전막 패턴이 무너지거나 떨어져나가는 현상이 발생할 수 있기 때문이다. 바람직하게는 100Å 정도가 안정적이다. 상기 유전막(240)은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Ma 등의 산화물이나 질화물, 이들의 조합으로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막으로 구성하여 형성될 수 있다.
상기 상/하부 전극(230, 250)의 두께는 통상 1000Å정도이고 상기 유전막(240)은 두께가 200Å 정도이고 대개 정사각형 모양이며 한 변의 길이가 1㎛정도이나, 앞으로 점점 축소될 것이다. 상기 유전막(240)이 돌출된 길이가 실험적으로 200Å였던 것을 고려하면 상기 유전막(240)의 두께와 돌출된 길이를 1:1로 대응시킬 수 있다는 실험적 결과가 얻어진다. 즉, 상기 유전막(240)을 돌출시키는 길이는 두께와 비례한다는 것이다.
도 4a 내지 도 4c는 본 발명의 캐퍼시터를 제조하는 공정을 단계별로 도시한 단면도들이다. 이하의 제조방법을 설명함에 있어서도 본 발명의 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 방지하기 위하여 개략적으로 설명한다.
도 4a를 참조하면, 본 발명의 캐퍼시터를 제조하기 위하여 반도체 기판(210)상에 제 1 층간 절연막(220)을 형성한 다음, 캐퍼시터 제조를 위하여 하부 전극을 형성하기 위한 도전막(230a), 유전막을 형성하기 위한 절연막(240a), 상부 전극을 형성하기 위한 도전막(250a)을 차례로 형성하고 패터닝을 위한 포토레지스트 패턴(290)을 형성한다. 도전막(230a, 250ba)는 티타늄, 티타늄 나이트라이드, 알루미늄, 텅스텐, 구리, 코발트 등이며, 상기 금속들과 실리콘의 화합물인 실리사이드 계열의 물질막으로 형성할 수 있다.
도 4b를 참조하면 상기 포토레지스트 패턴(290)을 식각 마스크로 하여 상부 전극 패턴(250b)과 유전막 패턴(240b)을 형성하고 상기 포토레지스트 패턴(290)을 제거한다. 상기 유전막 패턴(240b)은 Al, Hf, Zr, La, Si, Ta, Ti, Sr, Ba, Pb, Cr, Mo, W, Y, Ma 등의 산화물이나 질화물, 이들의 조합으로 이루어진 단층막 또는 단층막의 조합으로 이루어진 다층막으로 구성하여 형성될 수 있다.
도 4c는 하부 전극(230)을 패터닝하고 최종적으로 상/하부 전극(230, 250)이 유전막(240)과 접촉하는 면적을 상기 유전막(240)의 상/하부 면적보다 좁게 형성한 것을 도시한 도면이다. 구체적으로 하부 전극을 패터닝할 때, 또는 패터닝한 다음 습식식각공정을 수행하거나 유전막(240)과의 선택비를 크게 하여 등방성 건식식각 을 수행하여 도면과 같은 구조의 캐퍼시터를 완성한다.
습식식각을 수행하고자 할 경우 O2를 포함한 가스로 표면을 처리하여 포토레지스트 등의 잔류물을 없앤 다음, H2O2/NH4OH/DIW(De-Ionized Water) 혼합액, 인산/초산/불산의 혼합액, 또는 H2SO4/H2O2의 혼합액, HF/NH4F의 혼합액, 또는 희석된 불산 등을 사용하여 잔류물과 상/하부 전극을 식각한다. 종래기술들은 유전막을 식각하는 공정을 이용하는 것이므로 금속폴리머를 효과적으로 제거할 수 없으나 본 발명은 금속을 제거하는 공정을 이용하여 금속폴리머를 제거하는 것이므로 효과가 탁월하며 거의 완벽하다고 할 수 있다.
본 발명에서 사용하는 습식 식각액들은 식각보다는 세정에 더 가까울 정도의 혼합조성물이므로 상/하부 전극(230a, 250b)의 표면을 적당량 식각하는데 문제가 없다. 만약 건식식각을 이용하여 본 발명을 실시할 경우 주 식각가스 중 주식각가스(CF 계열의 가스)의 혼합비율을 낮추고 불활성 가스(Ne, Ar, Xe 등)의 혼합비율을 높여 공정을 수행하면 된다. 또한 식각챔버내의 압력을 10-100mTorr 정도로 하면 되지만 더 좋은 결과를 얻기 위해서 가능한 낮춰주도록하고 바이어스 전압이 낮을 수록. 플라즈마 밀도가 높을수록 등방성 식각에 가까워지므로 더 좋은 결과를 얻을 수 있다.
상/하부 전극(230, 250)은 도면에 잘 나타나있다시피 면적에 대한 여유가 클뿐아니라 유전막(240)에 비하여 매우 두껍기 때문에 각 전극의 노출된 표면이 식각될 것을 대비하여 미리 약간 큰 패턴 크기를 갖도록 디자인하면 되는 것이므로 아 무 문제없이 본 발명을 실시할 수 있다.
이상, 본 발명의 실시예들에 의하는 경우, 유전막에 점착된 금속폴리머를 완벽하게 제거할 수 있고, 상/하부 전극에 걸리는 강한 전계영역도 제거할 수 있으므로 단위 소자의 안정적인 동작과 수명을 기대할 수 있다.
그리고 상/하부 전극을 모두 금속을 사용하는 경우를 예로 들어 설명하였지만, 종래기술의 문제는 주로 상부 전극을 패터닝하는 과정에서 발생하는 것이기 때문에 상부 전극만 금속을 사용하고 있는 캐퍼시터에도 본 발명을 적용할수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 캐퍼시터는 유전막에 금속폴리머가 점착되지 않고 강한 전계가 걸리는 영역도 없기 때문에 캐퍼시터의 정전용량을 안정적으로 확보할 수 있고, 오동작이 없으며 내구성도 증진된다.
본 발명에 따른 반도체 소자의 캐퍼시터 제조방법은 금속폴리머를 확실하게 제거할 수 있으며 정교한 타임식각을 필요로 하지 않으므로 공정 마진이 클 뿐아니라 후속 세정공정과도 쉽게 연결될 수 있으므로 생산성과 수율이 좋아진다.

Claims (6)

  1. 반도체 기판,
    상기 기판상에 형성된 층간 절연막,
    상기 층간 절연막 상에 형성된 하부 전극,
    상기 하부 전극 상에 형성되고 대면하는 하면의 면적이 상기 하부 전극의 상면의 면적보다 넓게 형성된 유전막,
    상기 유전막 상에 형성되고 대면하는 하면의 면적이 상기 유전막의 상면의 면적보다 좁게 형성된 상부 전극을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 하부 전극의 측면 프로파일이 계단형인 반도체 소자.
  3. 층간 절연막이 형성된 반도체 기판을 제공하고,
    상기 층간 절연막 상에 하부 전극, 상기 하부 전극 상의 하면의 면적이 상기 하부 전극의 상면의 면적보다 넓은 유전막, 상기 유전막 상의 하면의 면적이 상기 유전막의 상면의 면적보다 좁은 상부 전극을 포함하는 캐퍼시터를 형성하는 것을 포함하는 반도체 소자 제조방법.
  4. 제 3항에 있어서,
    상기 하부 전극의 측면 프로파일이 계단형인 반도체 소자 제조방법.
  5. 제3 항에 있어서,
    상기 캐퍼시터를 형성하는 것은
    상기 층간 절연막 상에 하부 전극을 형성하기 위한 제 1 도전막을 형성하고,
    상기 도전막 상에 유전막을 형성하기 위한 절연막을 형성하고,
    상기 절연막 상에 상부 전극을 형성하기 위한 제 2 도전막을 형성하고,
    상기 제 2 도전막을 패터닝하여 상기 상부 전극을 형성하고,
    상기 절연막을 패터닝하여 상기 유전막을 형성하고,
    상기 제 1 도전막을 패터닝하여 상기 하부 전극을 형성하고,
    상기 상부 및 하부 전극의 표면을 식각하는 것을 포함하는 반도체 소자 제조방법.
  6. 제 5항에 있어서,
    상기 상/하부 전극의 표면을 식각하는 공정에 H2O2/NH4OH/DIW(De-Ionized Water) 혼합액, 인산/초산/불산의 혼합액, 또는 H2SO4/H2O2의 혼합액, HF/NH4F 혼합액, 또는 희석된 불산을 이용하는 반도체 소자 제조방법.
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