KR20070051086A - 전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및지연 동기 루프 회로 - Google Patents

전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및지연 동기 루프 회로 Download PDF

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Abstract

전하 펌프 회로는 제1 스위치 트랜지스터, 제2 스위치 트랜지스터, 및 제어부를 포함한다. 제1 스위치 트랜지스터는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호에 응답하여, 업 전류를 출력 노드로 소싱(sourcing)하고, 제2 스위치 트랜지스터는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호에 응답하여, 다운 전류를 출력 노드로부터 싱킹(sinking)한다. 제어부는, 업 전류 및 다운 전류가 동시에 발생하는 경우, 업 전류의 전류량 및 다운 전류의 전류량을 감소시킬 수 있으므로, 출력 전류의 편차를 감소시킬 수 있다.

Description

전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및 지연 동기 루프 회로{Charge pump circuit, and phase locked loop circuit and delay locked loop circuit including the circuit}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 전하 펌프 회로의 일례를 나타내는 회로도이다.
도 2는 도 1의 전하 펌프 회로의 동작을 설명하기 위한 도면이다.
도 3은 종래 기술에 따른 전하 펌프 회로의 다른 일례를 나타내는 회로도이다.
도 4는 도 3의 전하 펌프 회로의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 전하 펌프 회로를 나타내는 회로도이다.
도 6은 도 5의 전하 펌프 회로의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 전하 펌프 회로를 나타내는 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타내는 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타내는 회로도 이다.
도 10은 본 발명에 따른 전하 펌프 회로를 포함하는 위상 동기 루프 회로를 나타내는 블락 다이어그램이다.
도 11은 본 발명에 따른 전하 펌프 회로를 포함하는 지연 동기 루프 회로를 나타내는 블락 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명>
320: 제3 스위치 트랜지스터 325: 제4 스위치 트랜지스터
420: 제3 스위치 트랜지스터 425: 제4 스위치 트랜지스터
525: 제3 스위치 트랜지스터 530: 제4 스위치 트랜지스터
625: 제3 스위치 트랜지스터 630: 제4 스위치 트랜지스터
본 발명은 전자 회로에 관한 것으로, 보다 상세하게는, 전하 펌프 회로, 이를 포함하는 위상 동기 루프 회로 및 지연 동기 루프 회로에 관한 것이다.
일반적으로, 위상 동기 루프 회로는 위상 검출기(phase detector), 전하 펌프 회로, 저역 통과 필터(low pass filter)로 구현되는 루프 필터(loop filter), 및 전압 제어 발진기(voltage controlled oscillator)를 포함한다. 위상 검출기는 기준 클락 신호(reference clock signal)와 전압 제어 발진기로부터 출력되는 피드백 클락 신호(feedback clock signal)의 위상 차이를 검출한다. 전하 펌프 회로는 위상 검출기의 출력 신호에 응답하여 루프 필터로 전하를 충전(charge)하거나, 루프 필터에 충전된 전하를 방전(discharge)한다. 전압 제어 발진기는 루프 필터에 충전된 전하에 대응하는 전압에 응답하여 기준 클락 신호에 동기(synchronization 또는 locking)하는 피드백 클락 신호를 출력한다. 전하 펌프 회로는 지연 동기 루프 회로에도 사용된다.
도 1은 종래 기술에 따른 전하 펌프 회로의 일례를 나타내는 회로도이다. 도 1을 참조하면, 종래의 전하 펌프 회로(100)는, 정 전류원들(constant current sources)(105, 135), 피모스(PMOS) 트랜지스터들(110, 115), 전압 이득(voltage gain)이 1인 버퍼(buffer)(120), 엔모스(NMOS) 트랜지스터들(125, 130), 및 인버터들(inverters)(140, 145)을 포함한다.
피모스 트랜지스터들(110, 115)은 업(up) 신호들(UP, /UP)에 응답하여 스위치 동작을 수행하고, 엔모스 트랜지스터들(125, 130)은 다운(down) 신호들(DN, /DN)에 응답하여 스위치 동작을 수행한다. 피모스 트랜지스터(115)는, 상보(complimentary) 업 신호(/UP)에 응답하여, 업 전류(Iup)를 출력 노드(output node)(150)로 소싱(sourcing)한다. 엔모스 트랜지스터(130)는 다운 신호(DN)에 응답하여 출력 노드(150)로부터 다운 전류(Idn)를 싱킹(sinking)한다.
업 신호(UP)는 위상 동기 루프 회로(또는 지연 동기 루프 회로)의 위상 검출기에 입력되는 기준 클락 신호의 위상이 위상 검출기에 입력되는 피드백 클락 신호의 위상 보다 앞설(lead) 때 발생하는 신호이고, 상보 업 신호(/UP)는 업 신호(UP)의 반전(inversion) 신호이다. 그리고, 다운 신호(DN)는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질(lag) 때 발생하는 신호이고, 상보 다운 신호(/DN)는 다운 신호(DN)의 반전 신호이다.
피모스 트랜지스터(110), 엔모스 트랜지스터(125), 및 버퍼(120)는 스위치 동작이 수행될 때 발생하는 스위치 노이즈(switch noise)를 감소(또는 최소화)시킨다. 즉, 피모스 트랜지스터(110), 엔모스 트랜지스터(125), 및 버퍼(120)는 피모스 트랜지스터(115) 및 엔모스 트랜지스터(130)가 스위치 동작을 수행할 때 발생하는 전하 분배 효과(charge sharing effect)를 감소시킨다.
도 2는 도 1의 전하 펌프 회로의 동작을 설명하기 위한 도면이다.
제1 동작은 기준 클락 신호의 위상이 피드백 클락 신호의 위상보다 앞서는 진상(phase lead)에서의 동작이다. 제1 동작에서 업 신호(UP)의 펄스 폭(pulse width)이 다운 신호(DN)의 펄스 폭 보다 크다. 업 신호(UP)와 다운 신호(DN) 상호간의 펄스폭 차이(PW)는 기준 클락 신호와 피드백 클락 신호의 위상 차이(phase difference)에 비례한다. 출력 단자(output terminal)(OUT)를 통해 출력되는 출력 전류(Ich)는 업 전류(Iup)에서 다운 전류(Idn)를 뺀(감산(subtraction)한) 값이다. 기준 클락 신호의 위상이 피드백 클락 신호의 위상보다 뒤지는 지상(phase lag)인 경우에서의 전하 펌프 회로(100)의 동작도 전술한 진상인 경우에서의 전하 펌프 회로(100)의 동작과 유사하다.
제2 동작은 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 동상(inphase)에서의 동작이다. 제2 동작에서 업 신호(UP)와 다운 신호(DN)는 동시에 활성화되고 업 신호(UP)의 펄스 폭과 다운 신호(DN)의 펄스 폭은 동일하다. 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)는 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값이다.
도 2에 도시된 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 시간 구간 (즉, 상기 시간 구간은 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우에 대응한다.)동안, 출력 전류(Ich)는 정확히 "0"이 되지 않고 업 전류(Iup)와 다운 전류(Idn)의 불일치(mismatch) 때문에 발생하는 편차(offset)를 가진다. 상기 편차는 트랜지스터의 유한한 출력 저항, 스위칭시 전하 분배 효과, 또는 트랜지스터 사이즈(size)의 불일치(mismatch) 때문에 발생할 수 있다. 이러한 편차는 위상 동기 루프 회로의 출력 또는 지연 동기 루프 회로의 출력에 잡음(noise)을 발생시킬 수 있다.
도 3은 종래 기술에 따른 전하 펌프 회로의 다른 일례를 나타내는 회로도이다. 도 3을 참조하면, 종래의 전하 펌프 회로(200)는, 피모스 트랜지스터들(205, 210), 엔모스 트랜지스터들(215, 220, 225, 230), 및 정 전류원들(235, 240)을 포함한다.
업 신호(UP)에 응답하여 동작하는 엔모스 트랜지스터(220)는 업 전류(Iup)가 출력 노드(245)에 소싱(sourcing)되도록 제어한다. 다운 신호(DN)에 응답하여 동작하는 엔모스 트랜지스터(230)는 다운 전류(Idn)가 출력 노드(245)로부터 싱킹(sinking)되도록 제어한다. 업 신호(UP) 및 다운 신호(DN)에 대한 설명은 대응하는 도 1의 설명과 동일하다.
도 4는 도 3의 전하 펌프 회로의 동작을 설명하기 위한 도면이다.
제1 동작은 기준 클락 신호의 위상이 피드백 클락 신호의 위상보다 앞서는 진상에서의 동작이다. 제1 동작에서 업 신호(UP)의 펄스 폭이 다운 신호(DN)의 펄스 폭 보다 크다. 업 신호(UP)와 다운 신호(DN) 상호간의 펄스폭 차이(PW)는 기준 클락 신호와 피드백 클락 신호의 위상 차이에 비례한다. 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)는 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값이다. 지상인 경우에서의 전하 펌프 회로(200)의 동작도 전술한 진상인 경우에서의 전하 펌프 회로(200)의 동작과 유사하다.
제2 동작은 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 동상에서의 동작이다. 제2 동작에서 업 신호(UP)와 다운 신호(DN)는 동시에 활성화되고 업 신호(UP)의 펄스 폭과 다운 신호(DN)의 펄스 폭은 동일하다. 출력 단자(OUT)를 통해 흐르는 출력 전류(Ich)는 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값이다.
도 4에 도시된 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 시간 구간 (즉, 상기 시간 구간은 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우에 대응한다.)동안, 출력 전류(Ich)는 정확히 "0"이 되지 않고 업 전류(Iup)와 다운 전류(Idn)의 불일치 때문에 발생하는 편차를 가진다. 상기 편차는 트랜지스터의 유한한 출력 저항, 스위칭시 전하 분배 효과, 또는 트랜지스터 사이즈의 불일치 때문에 발생할 수 있다. 이러한 편차는 위상 동기 루프 회로의 출력 또는 지연 동기 루프 회로의 출력에 잡음을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 업 전류와 다운 전류가 동시에 발 생할 때의 출력 전류의 편차를 감소시킬 수 있는 전하 펌프 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 전하 펌프 회로를 포함하는 위상 동기 루프 회로 및 지연 동기 루프 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 전하 펌프 회로는, 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호에 응답하여, 업 전류를 출력 노드로 소싱하는 제1 스위치 트랜지스터; 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호에 응답하여, 다운 전류를 상기 출력 노드로부터 싱킹하는 제2 스위치 트랜지스터; 및 상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 제어부를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어부는, 상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원의 전류의 일부를 내부 노드로 흐르도록 제어하는 제3 스위치 트랜지스터; 상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터; 및 상기 출력 노드에 연결된 입력 단자 및 상기 제3 및 제4 스위치 트랜지스터들 사이에 연결된 상기 내부노드에 연결된 출력 단자를 포함하는 버퍼를 구비한다.
바람직한 실시예에 따르면, 상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜지스터의 채널 폭 보다 크다.
바람직한 실시예에 따르면, 상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작다.
바람직한 실시예에 따르면, 상기 제어부는, 상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원에 상기 제1 정 전류원의 전류의 일부를 제공하는 제3 스위치 트랜지스터; 및 상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터를 구비한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 위상 동기 루프 회로는, 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 업 신호를 발생하고 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 다운 신호를 발생하는 위상 검출기; 상기 업 신호에 응답하여 업 전류를 출력 단자에 연결된 출력 노드로 소싱하고, 상기 다운 신호에 응답하여 다운 전류를 상기 출력 노드로부터 싱킹하는 전하 펌프 회로; 상기 출력 단자의 전압을 로우 패스 필터링하여 제어 전압을 발생하는 루프 필터; 및 상기 제어 전압에 응답하여 상기 기준 클락 신호에 동기하는 상기 피드백 클락 신호를 발생하는 전압 제어 발진기를 구비하며, 상기 전하 펌프 회로는 상기 업 전류 및 상기 다운 전류가 동시 에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시예에 따른 지연 동기 루프 회로는, 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 업 신호를 발생하고 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 다운 신호를 발생하는 위상 검출기; 상기 업 신호에 응답하여 업 전류를 출력 단자에 연결된 출력 노드로 소싱하고, 상기 다운 신호에 응답하여 다운 전류를 상기 출력 노드로부터 싱킹하는 전하 펌프 회로; 상기 출력 단자의 전압을 로우 패스 필터링하여 제어 전압을 발생하는 루프 필터; 및 상기 제어 전압에 응답하여, 상기 기준 클락 신호를 지연하고 상기 기준 클락 신호에 동기하는 상기 피드백 클락 신호를 발생하는 가변 지연 회로를 구비하며, 상기 전하 펌프 회로는 상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 것을 특징으로 한다.
이러한 본 발명에 따른 전하 펌프 회로는 업 전류와 다운 전류가 동시에 발생할 때의 출력 전류의 편차를 감소시킬 수 있다. 본 발명에 따른 위상 동기 루프 회로는 상기 전하 펌프 회로를 포함하므로, 출력인 피드백 클락 신호의 잡음을 감소시킬 수 있다. 본 발명에 따른 지연 동기 루프 회로는 상기 전하 펌프 회로를 포함하므로, 출력인 피드백 클락 신호의 잡음을 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 전하 펌프 회로를 나타내는 회로도이다. 도 5를 참조하면, 전하 펌프 회로(300)는, 정 전류원들(305, 335), 스위치 트랜지스터들(310, 315, 320, 325), 전압 이득이 1인 버퍼(330), 및 인버터들(340, 345)을 구비한다. 전하 펌프 회로(300)에는, 위상 동기 루프 회로(또는 지연 동기 루프 회로)의 위상 검출기에 입력되는 기준 클락 신호의 위상이 위상 검출기에 입력되는 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호(UP)와, 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호(DN)가 입력된다.
제1 스위치 트랜지스터(310)는 업 신호(UP)에 응답하여, 업 전류(Iup)를 출력 노드(350)로 소싱(sourcing)한다. 업 전류(Iup)는 전류의 크기가 Is인 제1 정 전류원(305)으로부터 제공된다. 보다 구체적으로 설명하면, 제1 스위치 트랜지스터(310)는 업 신호(UP)를 인버터(340)에 의해 반전한 신호(/UP)의 활성화에 응답하여 동작한다. 제1 스위치 트랜지스터(310)는 피모스 트랜지스터인 것이 바람직하다.
제2 스위치 트랜지스터(315)는 다운 신호(DN)에 응답하여, 다운 전류(Idn)를 출력 노드(350)로부터 싱킹(sinking)한다. 다운 전류(Idn)는 전류의 크기가 Is인 제2 정 전류원(335)으로부터 제공된다. 제2 스위치 트랜지스터(315)는 엔모스 트랜 지스터인 것이 바람직하다.
제어부는 제3 스위치 트랜지스터(320), 제4 스위치 트랜지스터(325), 및 버퍼(330)를 구비한다. 제어부는 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우, 업 신호(UP) 및 다운 신호(DN)에 응답하여 업 전류(Iup)의 전류량 및 다운 전류(Idn)의 전류량을 감소시킨다. 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우는 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우를 포함한다.
제3 스위치 트랜지스터(320)는 다운 신호(DN)에 응답하여, 업 전류(Iup)를 제공하는 제1 정 전류원(305)의 전류(Is)의 일부를 내부 노드(355)로 흐르도록 제어한다. 즉, 제3 스위치 트랜지스터(320)는 다운 신호(DN)를 인버터(345)에 의해 반전한 신호(/DN)의 활성화에 응답하여, 제1 정 전류원(305)으로부터 제공되는 전류(Is)의 일부를 내부 노드(N4)로 흐르도록 제어하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 업 전류(Iup)를 감소시킬 수 있다.
제3 스위치 트랜지스터(320)의 크기는 제1 스위치 트랜지스터(310)의 크기보다 큰 것이 바람직하다. 따라서, 제3 스위치 트랜지스터(320)에서 생성되는 채널(channel)의 폭(width)이 제1 스위치 트랜지스터(310)에서 생성되는 채널의 폭보다 크므로, 제3 스위치 트랜지스터(320)를 통해 흐르는 전류량이 제1 스위치 트랜지스터(310)를 통해 흐르는 전류량 보다 크다. 제3 스위치 트랜지스터(320)는 피모스 트랜지스터인 것이 바람직하다.
제4 스위치 트랜지스터(325)는 업 신호(UP)에 응답하여, 다운 전류(Idn)를 제공하는 제2 정 전류원(335)에 제2 정 전류원(335)의 전류(Is)의 일부를 제공한다. 즉, 제4 스위치 트랜지스터(325)는 업 신호(UP)의 활성화에 응답하여, 제2 정 전류원(335)에 제2 정 전류원(335)의 전류(Is)의 일부를 제공하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 다운 전류(Idn)를 감소시킬 수 있다.
제4 스위치 트랜지스터(325)의 크기는 제2 스위치 트랜지스터(315)의 크기보다 큰 것이 바람직하다. 따라서, 제4 스위치 트랜지스터(325)에서 생성되는 채널의 폭이 제2 스위치 트랜지스터(315)에서 생성되는 채널의 폭보다 크므로, 제4 스위치 트랜지스터(325)를 통해 흐르는 전류량이 제2 스위치 트랜지스터(315)를 통해 흐르는 전류량 보다 크다. 제4 스위치 트랜지스터(325)는 엔모스 트랜지스터인 것이 바람직하다.
따라서, 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 경우에서 다운 신호(DN)에 응답하여 동작하는 제3 스위치 트랜지스터(320)와 업 신호(UP)에 응답하여 동작하는 제4 스위치 트랜지스터(325)에 의해 업 전류(Iup)의 전류량과 다운 전류(Idn)의 전류량을 감소시킬 수 있으므로, 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값인 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)의 편차를 감소시킬 수 있다.
버퍼(330)는 출력 노드(350)에 연결된 입력 단자 및 내부노드(355)에 연결된 출력 단자를 포함한다. 버퍼(330), 제3 스위치 트랜지스터(320), 및 제4 스위치 트랜지스터(325)는 스위치 동작이 수행될 때 발생하는 스위치 노이즈를 감소(또는 최 소화)시킨다. 즉, 버퍼(330), 제3 스위치 트랜지스터(320), 및 제4 스위치 트랜지스터(325)는 제1 스위치 트랜지스터(310) 및 제2 스위치 트랜지스터(315)가 스위치 동작을 수행할 때 발생하는 전하 분배 효과를 감소시킨다.
도 6은 도 5의 전하 펌프 회로의 동작을 설명하기 위한 도면이다.
제1 동작은 기준 클락 신호의 위상이 피드백 클락 신호의 위상보다 앞서는 진상에서의 동작이다. 제1 동작에서 업 신호(UP)의 펄스 폭이 다운 신호(DN)의 펄스 폭 보다 크다. 업 신호(UP)와 다운 신호(DN) 상호간의 펄스 폭 차이(PW)는 위상 검출기에 각각 입력되는 기준 클락 신호와 피드백 클락 신호의 위상 차이에 비례한다. 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)는 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값이다. 지상인 경우에서의 전하 펌프 회로(300)의 동작도 전술한 진상인 경우에서의 전하 펌프 회로(300)의 동작과 유사하다.
제2 동작은 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 동상에서의 동작이다. 제2 동작에서 업 신호(UP)와 다운 신호(DN)는 동시에 활성화되고 업 신호(UP)의 펄스 폭과 다운 신호(DN)의 펄스 폭은 동일하다. 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)는 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값이다.
도 6에 도시된 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 시간 구간 (즉, 상기 시간 구간은 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우에 대응한다.)동안, 출력 전류는 정확히 "0"가 되지 않지만 도 2 및 도 4에 도시된 종래의 출력 전류 보다 상대적으로 작은 편차(offset)를 가진다. 이러한 상 대적으로 작은 편차는 위상 동기 루프 회로의 출력 또는 지연 동기 루프 회로의 출력에 발생되는 잡음을 감소시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 전하 펌프 회로를 나타내는 회로도이다. 도 7을 참조하면, 전하 펌프 회로(400)는, 정 전류원들(405, 435), 스위치 트랜지스터들(410, 415, 420, 425), 전압 이득이 1인 버퍼(430), 및 인버터들(440, 445)을 구비한다. 전하 펌프 회로(400)에는, 위상 동기 루프 회로(또는 지연 동기 루프 회로)의 위상 검출기에 입력되는 기준 클락 신호의 위상이 위상 검출기에 입력되는 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호(UP)와, 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호(DN)가 입력된다.
제1 스위치 트랜지스터(410)는 업 신호(UP)에 응답하여, 업 전류(Iup)를 출력 노드(450)로 소싱(sourcing)한다. 업 전류(Iup)는 전류의 크기가 Is인 제1 정 전류원(405)으로부터 제공된다. 보다 구체적으로 설명하면, 제1 스위치 트랜지스터(410)는 업 신호(UP)를 인버터(440)에 의해 반전한 신호(/UP)의 활성화에 응답하여 동작한다. 제1 스위치 트랜지스터(410)는 피모스 트랜지스터인 것이 바람직하다.
제2 스위치 트랜지스터(415)는 다운 신호(DN)에 응답하여, 다운 전류(Idn)를 출력 노드(450)로부터 싱킹(sinking)한다. 다운 전류(Idn)는 전류의 크기가 Is인 제2 정 전류원(435)으로부터 제공된다. 제2 스위치 트랜지스터(415)는 엔모스 트랜지스터인 것이 바람직하다.
제어부는 제3 스위치 트랜지스터(420), 제4 스위치 트랜지스터(425), 및 버 퍼(430)를 구비한다. 제어부는 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우, 업 신호(UP) 및 다운 신호(DN)에 응답하여 업 전류(Iup)의 전류량 및 다운 전류(Idn)의 전류량을 감소시킨다. 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우는 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우를 포함한다.
제3 스위치 트랜지스터(420)는 다운 신호(DN)에 응답하여, 업 전류(Iup)를 제공하는 제1 정 전류원(405)의 전류(Is)의 일부를 내부 노드(455)로 흐르도록 제어한다. 즉, 제3 스위치 트랜지스터(420)는 다운 신호(DN)를 인버터(445)에 의해 반전한 신호(/DN)의 활성화에 응답하여, 제1 정 전류원(405)으로부터 제공되는 전류(Is)의 일부를 내부 노드(455)로 흐르도록 제어하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 업 전류(Iup)를 감소시킬 수 있다.
제3 스위치 트랜지스터(420)의 문턱 전압은 제1 스위치 트랜지스터(410)의 문턱 전압 보다 작은 것이 바람직하다. 따라서, 제3 스위치 트랜지스터(420)를 통해 흐르는 전류량이 제1 스위치 트랜지스터(410)를 통해 흐르는 전류량 보다 크다. 제3 스위치 트랜지스터(420)는 피모스 트랜지스터인 것이 바람직하다.
제4 스위치 트랜지스터(425)는 업 신호(UP)에 응답하여, 다운 전류(Idn)를 제공하는 제2 정 전류원(435)에 제2 정 전류원(435)의 전류(Is)의 일부를 제공한다. 즉, 제4 스위치 트랜지스터(325)는 업 신호(UP)의 활성화에 응답하여, 제2 정 전류원(435)에 제2 정 전류원(435)의 전류(Is)의 일부를 제공하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 다운 전류(Idn)를 감소 시킬 수 있다.
제4 스위치 트랜지스터(425)의 문턱 전압은 제2 스위치 트랜지스터(415)의 문턱 전압 보다 작은 것이 바람직하다. 따라서, 제4 스위치 트랜지스터(425)를 통해 흐르는 전류량이 제2 스위치 트랜지스터(415)를 통해 흐르는 전류량 보다 크다. 제4 스위치 트랜지스터(425)는 엔모스 트랜지스터인 것이 바람직하다.
따라서, 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 경우에서 다운 신호(DN)에 응답하여 동작하는 제3 스위치 트랜지스터(420)와 업 신호(UP)에 응답하여 동작하는 제4 스위치 트랜지스터(425)에 의해 업 전류(Iup)의 전류량과 다운 전류(Idn)의 전류량을 감소시킬 수 있으므로, 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값인 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)의 편차를 감소시킬 수 있다.
버퍼(430)는 출력 노드(450)에 연결된 입력 단자 및 내부노드(455)에 연결된 출력 단자를 포함한다. 버퍼(430), 제3 스위치 트랜지스터(420), 및 제4 스위치 트랜지스터(425)는 스위치 동작이 수행될 때 발생하는 스위치 노이즈를 감소(또는 최소화)시킨다. 즉, 버퍼(430), 제3 스위치 트랜지스터(420), 및 제4 스위치 트랜지스터(425)는 제1 스위치 트랜지스터(410) 및 제2 스위치 트랜지스터(415)가 스위치 동작을 수행할 때 발생하는 전하 분배 효과를 감소시킨다.
전하 펌프 회로(400)의 동작은 도 6에 도시된 전하 펌프 회로(300)의 동작과 실질적으로 동일하므로, 설명의 편의상 본 명세서에서는 생략된다.
도 8은 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타내는 회로도 이다. 도 8을 참조하면, 전하 펌프 회로(500)는, 전류 미러 회로(current mirror circuit)를 구성하는 피모스 트랜지스터들(505, 510), 스위치 트랜지스터들(515, 520, 525, 530), 및 정 전류원들(535, 540)을 구비한다. 전하 펌프 회로(500)에는, 위상 동기 루프 회로(또는 지연 동기 루프 회로)의 위상 검출기에 입력되는 기준 클락 신호의 위상이 위상 검출기에 입력되는 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호(UP)와, 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호(DN)가 입력된다.
제1 스위치 트랜지스터(515)는 업 신호(UP)에 응답하여, 업 전류(Iup)를 출력 노드(545)로 소싱(sourcing)한다. 업 전류(Iup)는 전류의 크기가 Is인 제1 정 전류원(535)으로부터 제공된다. 제1 스위치 트랜지스터(515)는 엔모스 트랜지스터인 것이 바람직하다.
제2 스위치 트랜지스터(520)는 다운 신호(DN)에 응답하여, 다운 전류(Idn)를 출력 노드(545)로부터 싱킹(sinking)한다. 다운 전류(Idn)는 전류의 크기가 Is인 제2 정 전류원(540)으로부터 제공된다. 제2 스위치 트랜지스터(520)는 엔모스 트랜지스터인 것이 바람직하다.
제어부는 제3 스위치 트랜지스터(525) 및 제4 스위치 트랜지스터(530)를 구비한다. 제어부는 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우, 업 신호(UP) 및 다운 신호(DN)에 응답하여 업 전류(Iup)의 전류량 및 다운 전류(Idn)의 전류량을 감소시킨다. 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우는 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우를 포함한다.
제3 스위치 트랜지스터(525)는 다운 신호(DN)에 응답하여, 업 전류(Iup)를 제공하는 제1 정 전류원(535)에 제1 정 전류원(535)의 전류(Is)의 일부를 제공한다. 즉, 제3 스위치 트랜지스터(525)는 다운 신호(DN)의 활성화에 응답하여, 제1 정 전류원(535)에 제1 정 전류원(535)의 전류(Is)의 일부를 제공하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 업 전류(Iup)를 감소시킬 수 있다.
제3 스위치 트랜지스터(525)의 크기는 제1 스위치 트랜지스터(515)의 크기보다 큰 것이 바람직하다. 따라서, 제3 스위치 트랜지스터(525)에서 생성되는 채널의 폭이 제1 스위치 트랜지스터(515)에서 생성되는 채널의 폭보다 크므로, 제3 스위치 트랜지스터(525)를 통해 흐르는 전류량이 제1 스위치 트랜지스터(515)를 통해 흐르는 전류량 보다 크다. 제3 스위치 트랜지스터(525)는 엔모스 트랜지스터인 것이 바람직하다.
제4 스위치 트랜지스터(530)는 업 신호(UP)에 응답하여, 다운 전류(Idn)를 제공하는 제2 정 전류원(540)에 제2 정 전류원(540)의 전류(Is)의 일부를 제공한다. 즉, 제4 스위치 트랜지스터(530)는 업 신호(UP)의 활성화에 응답하여, 제2 정 전류원(540)에 제2 정 전류원(540)의 전류(Is)의 일부를 제공하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 다운 전류(Idn)를 감소시킬 수 있다.
제4 스위치 트랜지스터(530)의 크기는 제2 스위치 트랜지스터(520)의 크기보다 큰 것이 바람직하다. 따라서, 제4 스위치 트랜지스터(530)에서 생성되는 채널의 폭이 제2 스위치 트랜지스터(520)에서 생성되는 채널의 폭보다 크므로, 제4 스위치 트랜지스터(530)를 통해 흐르는 전류량이 제2 스위치 트랜지스터(520)를 통해 흐르는 전류량 보다 크다. 제4 스위치 트랜지스터(530)는 엔모스 트랜지스터인 것이 바람직하다.
따라서, 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 경우에서 다운 신호(DN)에 응답하여 동작하는 제3 스위치 트랜지스터(525)와 업 신호(UP)에 응답하여 동작하는 제4 스위치 트랜지스터(530)에 의해 업 전류(Iup)의 전류량과 다운 전류(Idn)의 전류량을 감소시킬 수 있으므로, 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값인 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)의 편차를 감소시킬 수 있다.
전하 펌프 회로(500)의 동작은 도 6에 도시된 전하 펌프 회로(300)의 동작과 실질적으로 동일하므로, 설명의 편의상 본 명세서에서는 생략된다.
도 9는 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타내는 회로도이다. 도 9를 참조하면, 전하 펌프 회로(600)는, 전류 미러 회로를 구성하는 피모스 트랜지스터들(605, 610), 스위치 트랜지스터들(615, 620, 625, 630), 및 정 전류원들(635, 640)을 구비한다. 전하 펌프 회로(600)에는, 위상 동기 루프 회로(또는 지연 동기 루프 회로)의 위상 검출기에 입력되는 기준 클락 신호의 위상이 위상 검출기에 입력되는 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호(UP)와, 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호(DN)가 입력된다.
제1 스위치 트랜지스터(615)는 업 신호(UP)에 응답하여, 업 전류(Iup)를 출력 노드(645)로 소싱(sourcing)한다. 업 전류(Iup)는 전류의 크기가 Is인 제1 정 전류원(635)으로부터 제공된다. 제1 스위치 트랜지스터(615)는 엔모스 트랜지스터인 것이 바람직하다.
제2 스위치 트랜지스터(620)는 다운 신호(DN)에 응답하여, 다운 전류(Idn)를 출력 노드(645)로부터 싱킹(sinking)한다. 다운 전류(Idn)는 전류의 크기가 Is인 제2 정 전류원(640)으로부터 제공된다. 제2 스위치 트랜지스터(620)는 엔모스 트랜지스터인 것이 바람직하다.
제어부는 제3 스위치 트랜지스터(625) 및 제4 스위치 트랜지스터(630)를 구비한다. 제어부는 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우, 업 신호(UP) 및 다운 신호(DN)에 응답하여 업 전류(Iup)의 전류량 및 다운 전류(Idn)의 전류량을 감소시킨다. 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우는 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우를 포함한다.
제3 스위치 트랜지스터(625)는 다운 신호(DN)에 응답하여, 업 전류(Iup)를 제공하는 제1 정 전류원(635)에 제1 정 전류원(635)의 전류(Is)의 일부를 제공한다. 즉, 제3 스위치 트랜지스터(625)는 다운 신호(DN)의 활성화에 응답하여, 제1 정 전류원(635)에 제1 정 전류원(635)의 전류(Is)의 일부를 제공하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 업 전류(Iup)를 감소시킬 수 있다.
제3 스위치 트랜지스터(625)의 문턱 전압은 제1 스위치 트랜지스터(615)의 문턱 전압 보다 작은 것이 바람직하다. 따라서, 제3 스위치 트랜지스터(625)를 통해 흐르는 전류량은 제1 스위치 트랜지스터(615)를 통해 흐르는 전류량 보다 크다. 제3 스위치 트랜지스터(625)는 엔모스 트랜지스터인 것이 바람직하다.
제4 스위치 트랜지스터(630)는 업 신호(UP)에 응답하여, 다운 전류(Idn)를 제공하는 제2 정 전류원(640)에 제2 정 전류원(640)의 전류(Is)의 일부를 제공한다. 즉, 제4 스위치 트랜지스터(630)는 업 신호(UP)의 활성화에 응답하여, 제2 정 전류원(640)에 제2 정 전류원(640)의 전류(Is)의 일부를 제공하는 것에 의해 업 전류(Iup) 및 다운 전류(Idn)가 동시에 발생하는 경우에서의 다운 전류(Idn)를 감소시킬 수 있다.
제4 스위치 트랜지스터(630)의 문턱 전압은 제2 스위치 트랜지스터(620)의 문턱 전압 보다 작은 것이 바람직하다. 따라서, 제4 스위치 트랜지스터(630)를 통해 흐르는 전류량이 제2 스위치 트랜지스터(620)를 통해 흐르는 전류량 보다 크다. 제4 스위치 트랜지스터(630)는 엔모스 트랜지스터인 것이 바람직하다.
따라서, 업 전류(Iup)와 다운 전류(Idn)가 동시에 발생하는 경우에서 다운 신호(DN)에 응답하여 동작하는 제3 스위치 트랜지스터(625)와 업 신호(UP)에 응답하여 동작하는 제4 스위치 트랜지스터(630)에 의해 업 전류(Iup)의 전류량과 다운 전류(Idn)의 전류량을 감소시킬 수 있으므로, 업 전류(Iup)에서 다운 전류(Idn)를 뺀 값인 출력 단자(OUT)를 통해 출력되는 출력 전류(Ich)의 편차가 감소될 수 있다.
전하 펌프 회로(600)의 동작은 도 6에 도시된 전하 펌프 회로(300)의 동작과 실질적으로 동일하므로, 설명의 편의상 본 명세서에서는 생략된다.
도 10은 본 발명에 따른 전하 펌프 회로를 포함하는 위상 동기 루프 회로를 나타내는 블락 다이어그램이다. 도 10을 참조하면, 위상 동기 루프 회로(700)는, 위상 검출기(705), 전하 펌프 회로(715), 루프 필터(715), 및 전압 제어 발진기(720)를 구비한다.
위상 검출기(705)는 기준 클락 신호(RCLK)의 위상이 피드백 클락 신호(FCLK)의 위상 보다 앞설 때 업 신호(UP)를 발생하고 기준 클락 신호(RCLK)의 위상이 피드백 클락 신호(FCLK)의 위상 보다 뒤질 때 다운 신호(DN)를 발생한다.
전하 펌프 회로(710)는 본 발명의 실시예에 따른 전하 펌프 회로들(300, 400, 500, 600) 중 하나를 포함한다. 전하 펌프 회로(710)는 업 신호(UP)에 응답하여 업 전류를 출력 단자에 연결된 출력 노드로 소싱(sourcing)하고, 다운 신호(DN)에 응답하여 다운 전류를 출력 노드로부터 싱킹(sinking)한다. 업 전류와 다운 전류가 동시에 발생하는 경우, 전하 펌프 회로(710)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 업 전류의 전류량 및 다운 전류의 전류량을 감소시킬 수 있다. 업 전류와 다운 전류가 동시에 발생하는 경우는 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우를 포함한다.
루프 필터(715)는 전하 펌프 회로(710)의 출력 단자의 전압을 로우 패스 필터링(low pass filtering)하여 직류(DC) 전압인 제어 전압을 발생한다. 전압 제어 발진기(720)는 루프 필터(715)의 제어 전압에 응답하여 기준 클락 신호(RCLK)에 동기하는 피드백 클락 신호(FCLK)를 출력한다.
따라서, 본 발명에 따른 위상 동기 루프 회로(700)는 업 전류와 다운 전류가 동시에 발생할 때의 출력 전류의 편차를 감소시킬 수 있는 전하 펌프 회로(710)를 포함하므로, 전압 제어 발진기(720)의 출력인 피드백 클락 신호(FCLK)의 잡음을 감소시킬 수 있다.
도 11은 본 발명에 따른 전하 펌프 회로를 포함하는 지연 동기 루프 회로를 나타내는 블락 다이어그램이다. 도 11을 참조하면, 지연 동기 루프 회로(800)는, 가변 지연 회로(variable delay circuit)(805), 위상 검출기(810), 전하 펌프 회로(815), 및 루프 필터(820)를 구비한다.
위상 검출기(810)는 기준 클락 신호(RCLK)의 위상이 피드백 클락 신호(FCLK)의 위상 보다 앞설 때 업 신호(UP)를 발생하고 기준 클락 신호(RCLK)의 위상이 피드백 클락 신호(FCLK)의 위상 보다 뒤질 때 다운 신호(DN)를 발생한다.
전하 펌프 회로(815)는 본 발명의 실시예에 따른 전하 펌프 회로들(300, 400, 500, 600) 중 하나를 포함한다. 전하 펌프 회로(815)는 업 신호(UP)에 응답하여 업 전류를 출력 단자에 연결된 출력 노드로 소싱(sourcing)하고, 다운 신호(DN)에 응답하여 다운 전류를 출력 노드로부터 싱킹(sinking)한다. 업 전류와 다운 전류가 동시에 발생하는 경우, 전하 펌프 회로(815)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 업 전류의 전류량 및 다운 전류의 전류량을 감소시킬 수 있다. 업 전류와 다운 전류가 동시에 발생하는 경우는 기준 클락 신호의 위상과 피드백 클락 신호의 위상이 동일한 경우를 포함한다.
루프 필터(820)는 전하 펌프 회로(815)의 출력 단자의 전압을 로우 패스 필 터링하여 직류 전압인 제어 전압을 발생한다. 가변 지연 회로(805)는 제어 전압에 응답하여, 기준 클락 신호(RCLK)를 지연하고 기준 클락 신호(RCLK)에 동기하는 피드백 클락 신호(FCLK)를 출력한다.
따라서, 본 발명에 따른 지연 동기 루프 회로(800)는 업 전류와 다운 전류가 동시에 발생할 때의 출력 전류의 편차를 감소시킬 수 있는 전하 펌프 회로(815)를 포함하므로, 가변 지연 회로(805)의 출력인 피드백 클락 신호(FCLK)의 잡음을 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 전하 펌프 회로는 업 전류와 다운 전류가 동시에 발생할 때의 출력 전류의 편차를 감소시킬 수 있다.
본 발명에 따른 위상 동기 루프 회로는 상기 전하 펌프 회로를 포함하므로, 출력인 피드백 클락 신호의 잡음을 감소시킬 수 있다.
본 발명에 따른 지연 동기 루프 회로는 상기 전하 펌프 회로를 포함하므로, 출력인 피드백 클락 신호의 잡음을 감소시킬 수 있다.

Claims (23)

  1. 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호에 응답하여, 업 전류를 출력 노드로 소싱하는 제1 스위치 트랜지스터;
    상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호에 응답하여, 다운 전류를 상기 출력 노드로부터 싱킹하는 제2 스위치 트랜지스터; 및
    상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 제어부를 구비하는 것을 특징으로 하는 전하 펌프 회로.
  2. 제1항에 있어서, 상기 제어부는,
    상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원의 전류의 일부를 내부 노드로 흐르도록 제어하는 제3 스위치 트랜지스터;
    상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터; 및
    상기 출력 노드에 연결된 입력 단자 및 상기 제3 및 제4 스위치 트랜지스터들 사이에 연결된 상기 내부노드에 연결된 출력 단자를 포함하는 버퍼를 구비하는 것을 특징으로 하는 전하 펌프 회로.
  3. 제2항에 있어서,
    상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜지스터의 채널 폭 보다 큰 것을 특징으로 하는 전하 펌프 회로.
  4. 제2항에 있어서,
    상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작은 것을 특징으로 하는 전하 펌프 회로.
  5. 제1항에 있어서, 상기 제어부는,
    상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원에 상기 제1 정 전류원의 전류의 일부를 제공하는 제3 스위치 트랜지스터; 및
    상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터를 구비하는 것을 특징으로 하는 전하 펌프 회로.
  6. 제5항에 있어서,
    상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜 지스터의 채널 폭 보다 큰 것을 특징으로 하는 전하 펌프 회로.
  7. 제5항에 있어서,
    상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작은 것을 특징으로 하는 전하 펌프 회로.
  8. 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 업 신호를 발생하고 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 다운 신호를 발생하는 위상 검출기;
    상기 업 신호에 응답하여 업 전류를 출력 단자에 연결된 출력 노드로 소싱하고, 상기 다운 신호에 응답하여 다운 전류를 상기 출력 노드로부터 싱킹하는 전하 펌프 회로;
    상기 출력 단자의 전압을 로우 패스 필터링하여 제어 전압을 발생하는 루프 필터; 및
    상기 제어 전압에 응답하여 상기 기준 클락 신호에 동기하는 상기 피드백 클락 신호를 발생하는 전압 제어 발진기를 구비하며,
    상기 전하 펌프 회로는 상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 것을 특징으로 하는 위상 동기 루프 회로.
  9. 제8항에 있어서, 상기 전하 펌프 회로는,
    상기 업 신호에 응답하여, 상기 업 전류를 상기 출력 노드로 소싱하는 제1 스위치 트랜지스터;
    상기 다운 신호에 응답하여, 상기 다운 전류를 상기 출력 노드로부터 싱킹하는 제2 스위치 트랜지스터; 및
    상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 제어부를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  10. 제9항에 있어서, 상기 제어부는,
    상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원의 전류의 일부를 내부 노드로 흐르도록 제어하는 제3 스위치 트랜지스터;
    상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터; 및
    상기 출력 노드에 연결된 입력 단자 및 상기 제3 및 제4 스위치 트랜지스터들 사이에 연결된 상기 내부노드에 연결된 출력 단자를 포함하는 버퍼를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  11. 제10항에 있어서,
    상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜지스터의 채널 폭 보다 큰 것을 특징으로 하는 위상 동기 루프 회로.
  12. 제10항에 있어서,
    상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작은 것을 특징으로 하는 위상 동기 루프 회로.
  13. 제9항에 있어서, 상기 제어부는,
    상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원에 상기 제1 정 전류원의 전류의 일부를 제공하는 제3 스위치 트랜지스터; 및
    상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터를 구비하는 것을 특징으로 하는 위상 동기 루프 회로.
  14. 제13항에 있어서,
    상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜지스터의 채널 폭 보다 큰 것을 특징으로 하는 위상 동기 루프 회로.
  15. 제13항에 있어서,
    상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작은 것을 특징으로 하는 위상 동기 루프 회로.
  16. 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 업 신호를 발생하고 상기 기준 클락 신호의 위상이 상기 피드백 클락 신호의 위상 보다 뒤질 때 다운 신호를 발생하는 위상 검출기;
    상기 업 신호에 응답하여 업 전류를 출력 단자에 연결된 출력 노드로 소싱하고, 상기 다운 신호에 응답하여 다운 전류를 상기 출력 노드로부터 싱킹하는 전하 펌프 회로;
    상기 출력 단자의 전압을 로우 패스 필터링하여 제어 전압을 발생하는 루프 필터; 및
    상기 제어 전압에 응답하여, 상기 기준 클락 신호를 지연하고 상기 기준 클락 신호에 동기하는 상기 피드백 클락 신호를 발생하는 가변 지연 회로를 구비하며,
    상기 전하 펌프 회로는 상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 것을 특징으로 하는 지연 동기 루프 회로.
  17. 제16항에 있어서, 상기 전하 펌프 회로는,
    상기 업 신호에 응답하여, 상기 업 전류를 상기 출력 노드로 소싱하는 제1 스위치 트랜지스터;
    상기 다운 신호에 응답하여, 상기 다운 전류를 상기 출력 노드로부터 싱킹하는 제2 스위치 트랜지스터; 및
    상기 업 전류 및 상기 다운 전류가 동시에 발생하는 경우, 상기 업 전류의 전류량 및 상기 다운 전류의 전류량을 감소시키는 제어부를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  18. 제17항에 있어서, 상기 제어부는,
    상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원의 전류의 일부를 내부 노드로 흐르도록 제어하는 제3 스위치 트랜지스터;
    상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터; 및
    상기 출력 노드에 연결된 입력 단자 및 상기 제3 및 제4 스위치 트랜지스터들 사이에 연결된 상기 내부노드에 연결된 출력 단자를 포함하는 버퍼를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  19. 제18항에 있어서,
    상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜지스터의 채널 폭 보다 큰 것을 특징으로 하는 지연 동기 루프 회로.
  20. 제18항에 있어서,
    상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작은 것을 특징으로 하는 지연 동기 루프 회로.
  21. 제17항에 있어서, 상기 제어부는,
    상기 다운 신호에 응답하여, 상기 업 전류를 제공하는 제1 정 전류원에 상기 제1 정 전류원의 전류의 일부를 제공하는 제3 스위치 트랜지스터; 및
    상기 업 신호에 응답하여, 상기 다운 전류를 제공하는 제2 정 전류원에 상기 제2 정 전류원의 전류의 일부를 제공하는 제4 스위치 트랜지스터를 구비하는 것을 특징으로 하는 지연 동기 루프 회로.
  22. 제21항에 있어서,
    상기 제3 스위치 트랜지스터의 채널 폭은 상기 제1 스위치 트랜지스터의 채널 폭 보다 크고, 상기 제4 스위치 트랜지스터의 채널 폭은 상기 제2 스위치 트랜지스터의 채널 폭 보다 큰 것을 특징으로 하는 지연 동기 루프 회로.
  23. 제21항에 있어서,
    상기 제3 스위치 트랜지스터의 문턱 전압은 상기 제1 스위치 트랜지스터의 문턱 전압 보다 작고, 상기 제4 스위치 트랜지스터의 문턱 전압은 상기 제2 스위치 트랜지스터의 문턱 전압 보다 작은 것을 특징으로 하는 지연 동기 루프 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005328599A (ja) * 2004-05-12 2005-11-24 Koninkl Philips Electronics Nv チャージポンプ回路及びこれを備えた電子回路並びにチャージポンプ回路の駆動方法
US7612621B2 (en) * 2007-05-16 2009-11-03 International Business Machines Corporation System for providing open-loop quadrature clock generation
CN102025270A (zh) * 2010-12-31 2011-04-20 上海集成电路研发中心有限公司 电荷泵电路
JP5975066B2 (ja) * 2014-05-23 2016-08-23 トヨタ自動車株式会社 チャージポンプ回路及びｐｌｌ回路
WO2016176835A1 (zh) * 2015-05-06 2016-11-10 京微雅格（北京）科技有限公司 一种电荷泵和包括其的电子设备
CN106452059B (zh) * 2016-09-30 2019-02-01 北京兆易创新科技股份有限公司 一种驱动电路和电荷泵电路
WO2019191895A1 (zh) * 2018-04-03 2019-10-10 深圳市汇顶科技股份有限公司 锁相环和终端设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181210B1 (en) * 1998-09-21 2001-01-30 Broadcom Corporation Low offset and low glitch energy charge pump for PLL-based timing recovery systems
CN1159847C (zh) * 1998-12-16 2004-07-28 松下电器产业株式会社 带偏置的比较装置及比较电路
JP3583646B2 (ja) 1999-03-30 2004-11-04 株式会社ルネサステクノロジ 位相同期回路
US6781425B2 (en) * 2001-09-04 2004-08-24 Atheros Communications, Inc. Current-steering charge pump circuit and method of switching
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
KR100425691B1 (ko) * 2002-01-18 2004-04-01 엘지전자 주식회사 차지 펌프 회로
JP4059077B2 (ja) 2002-12-26 2008-03-12 ソニー株式会社 チャージポンプ及びそれを用いたｐｌｌ回路
JP4371893B2 (ja) 2004-04-27 2009-11-25 セイコーＮｐｃ株式会社 チャージポンプ回路及びこのチャージポンプ回路を用いたｐｌｌ回路

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