KR20070044894A - 전자 방출 표시 디바이스 - Google Patents

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KR20070044894A
KR20070044894A KR1020050101168A KR20050101168A KR20070044894A KR 20070044894 A KR20070044894 A KR 20070044894A KR 1020050101168 A KR1020050101168 A KR 1020050101168A KR 20050101168 A KR20050101168 A KR 20050101168A KR 20070044894 A KR20070044894 A KR 20070044894A
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Abstract

본 발명은 코팅층을 구비한 스페이서를 포함하는 전자 방출 표시 디바이스에 관한 것으로서, 보다 상세하게 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 서로 대향 배치되는 제1 기판과 제2 기판을 포함하는 진공 용기와, 상기 제1 기판에 제공되는 전자 방출 유닛과, 상기 제2 기판에 제공되는 발광 유닛과, 상기 진공 용기 내에 배치되는 스페이서들을 포함하며, 상기 스페이서의 측면에 하기 조건을 만족하는 코팅층을 구비한다.
0.01 ＜ ρS / ρC ＜ 100
여기서, ρS는 스페이서의 비저항이며, ρC는 코팅층의 비저항을 말한다.
전자 방출, 스페이서, 코팅층, 비저항

Description

전자 방출 표시 디바이스 {ELECTRON EMISSION DISPLAY DEVICE}
도 1은 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.
도 3 및 도 4는 본 발명의 제1 및 제2 실시예에 따른 전자 방출 표시 디바이스에서 녹색의 서브 픽셀들만 ON시킨 경우의 발광 현상을 나타낸 작용도이다.
도 5 및 도 6은 본 발명의 제1 및 제2 비교예에 따른 전자 방출 표시 디바이스에서 녹색의 서브 픽셀들만 ON시킨 경우의 발광 현상을 나타낸 작용도이다.
도 7은 본 발명의 제3 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.
본 발명은 전자 방출 표시 디바이스에 관한 것으로서, 보다 상세하게는 진공 용기 내에 배치되는 코팅층을 구비한 스페이서에 관한 것이다.
일반적으로 전자 방출 소자(electron emission element)는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류될 수 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(Field Emitter Array; 이하 'FEA'라 함)형, 표면 전도 에미션(Surface-Conduction Emission; 이하 'SCE'라 함)형, 금속-절연층-금속(Metal-Insulator-Metal; 이하 'MIM'이라 함)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; 이하 'MIS'라 함)형 등이 알려져 있다.
상기 MIM형과 MIS형 전자 방출 소자는 각각 금속/절연층/금속(MIM)과 금속/절연층/반도체(MIS) 구조로 이루어진 전자 방출부를 형성하고, 절연층을 사이에 두고 위치하는 두 금속 또는 금속과 반도체 사이에 전압을 인가할 때, 금속이나 반도체로부터 공급되는 전자가 터널링(tunneling) 현상에 의하여 절연층을 통과하여 상부 금속에 도달하고, 도달한 전자 중 상부 금속의 일함수(work function) 이상의 에너지를 가지는 전자가 상부 전극으로부터 방출되는 원리를 이용한다.
상기 SCE형 전자 방출 소자는 일 기판 위에 서로 마주보며 배치된 제1 전극과 제2 전극 사이에 도전 박막을 제공하고 이 도전 박막에 미세 균열을 제공함으로써 전자 방출부를 형성하며, 양 전극에 전압을 인가하여 도전 박막의 표면으로 전류가 흐를 때 전자 방출부로부터 전자가 방출되는 원리를 이용한다.
상기 FEA형 전자 방출 소자는 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 하나의 캐소드 전극과 하나의 게이트 전극을 구비하며, 전자 방출부의 물질로 일 함수(work function)가 낮거나 종횡비가 큰 물질, 일례로 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물이나, 탄소 나노튜브와 흑연 및 다이아몬드상 탄소와 같은 탄소계 물질을 사용하여 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한다.
한편, 전자 방출 소자는 일 기판에 어레이를 이루며 형성되어 전자 방출 디바이스(electron emission device)를 구성하고, 전자 방출 디바이스는 형광층과 애노드 전극 등으로 이루어진 발광 유닛이 구비된 다른 기판과 결합하여 전자 방출 표시 디바이스(electron emission display device)를 구성한다.
즉, 통상의 전자 방출 디바이스는 전자 방출부와 더불어 주사 전극들과 데이터 전극들로 기능하는 복수의 구동 전극들을 구비하여 전자 방출부와 구동 전극들의 작용으로 화소별 전자 방출의 온/오프와 전자 방출량을 제어한다. 그리고 전자 방출 표시 디바이스는 전자 방출부에서 방출된 전자들로 형광층을 여기시켜 소정의 발광 또는 표시 작용을 한다.
또한, 상기한 전자 방출 표시 디바이스들은 진공 용기 내부에 다수의 스페이서를 구비하여 제1 기판과 제2 기판의 간격을 일정하게 유지시키며, 진공 용기에 가해지는 압축력에 의한 기판들의 변형과 파손을 방지한다.
스페이서는 진공 용기 내에 배치되어 전자의 흐름이 지속적으로 발생하는 진공의 내부 공간에 노출되고, 전자 방출부에서 방출되는 전자들의 빔 퍼짐에 의해 전자들과 충돌하게 된다. 그런데, 스페이서는 주변에 인가되는 전위에 따라 다르기는 하지만 통상 2차 전자 방출 계수가 1보다 커 지속적인 전자들의 충돌로 인하여 플러스(+) 전하로 대전된다.
상기와 같이 대전된 스페이서는 전자 방출부에서 방출되는 전자들을 인력의 작용으로 끌어당겨 전자들의 경로를 왜곡시킨다. 따라서, 전자들은 타격해야 할 형광층을 제대로 타격하지 못하고, 인접한 타색 형광층을 타격하게 되며, 이는 전자 방출 표시 디바이스의 색재현율 및 휘도를 떨어트리는 직접적인 원인이 된다.
이러한 현상은 표면적이 큰 벽체형 스페이서의 경우에 더욱 용이하게 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 스페이서의 대전(charging) 현상을 방지하여 타색 발광을 억제하는 전자 방출 표시 디바이스를 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 서로 대향 배치되는 제1 기판과 제2 기판을 포함하는 진공 용기와, 상기 제1 기판에 제공되는 전자 방출 유닛과, 상기 제2 기판에 제공되는 발광 유닛과, 상기 진공 용기 내에 배치되는 스페이서들을 포함하며, 상기 스페이서의 측면에 하기 조건을 만족하는 코팅층을 구비한다.
0.01 ＜ ρS / ρC ＜ 100
여기서, ρS는 스페이서의 비저항이며, ρC는 코팅층의 비저항을 말한다.
또한, 상기 코팅층은 상기 진공 용기의 내부 공간에 노출되는 상기 스페이서의 측면 전면에 형성될 수 있다.
또한, 상기 스페이서와 상기 코팅층 사이에는 저항층이 더욱 형성될 수 있다.
또한, 상기 스페이서는 윗면 또는 아랫면에 금속층을 더욱 구비할 수 있으며, 이때 상기 금속층은 전자 방출 유닛의 구동 전극들과 연결될 수 있다.
또한, 상기 스페이서와 상기 코팅층은 하기 조건을 더욱 만족할 수 있다.
│KS-KC│ ＜ 100
여기서, KS는 스페이서의 유전상수이며, KC는 코팅층의 유전상수를 말한다.
또한, 본 발명은 벽체형 또는 기둥형 등 다양한 형상의 스페이서에 적용될 수 있다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 분해 사시도이고, 도 2는 본 발명의 제1 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도로서, 본 발명이 적용된 FEA형 전자 방출 소자로 이루어진 전자 방출 표시 디바이스를 보여주고 있다.
도면을 참고하면, 전자 방출 표시 디바이스는 소정의 간격을 두고 서로 대향 배치되는 제1 기판(2)과 제2 기판(4)을 포함한다. 제1 기판(2)과 제2 기판(4)의 가장자리에는 프리트 바(frit bar)와 같은 밀봉 부재(도시되지 않음)가 배치되어 이 기판들(2, 4)과 함께 밀폐된 내부 공간을 형성한다. 이로써 양 기판(2, 4)과 밀봉 부재가 진공 용기를 구성한다.
이 기판들 중 제1 기판(2)에는 전자 방출 소자들이 어레이를 이루며 배치되는 전자 방출 유닛(6)이 제공되고, 이 전자 방출 유닛(6)은 제1 기판(2)과 함께 전자 방출 디바이스를 구성한다. 전자 방출 디바이스는 제2 기판(4) 및 제2 기판(4)에 제공되는 발광 유닛(8)과 결합되어 전자 방출 표시 디바이스를 구성한다.
먼저, 전자 방출 유닛(6)에 대해 살펴보면, 제1 기판(2) 위에는 제1 기판(2)의 일 방향(도 1에서 y축 방향)을 따라 스트라이프 패턴으로 캐소드 전극들(10)과, 캐소드 전극들(10)을 덮으면서 제1 기판(2) 전체에 제1 절연층(12)이 형성된다. 제1 절연층(12) 위에는 캐소드 전극(10)과 직교하는 방향(도 1에서 x축 방향)을 따라 형성되는 게이트 전극들(14)이 형성되고, 캐소드 전극들(10)과 게이트 전극들(14)의 교차 영역마다 캐소드 전극들(10) 위에 전자 방출부들(16)이 형성된다. 게이트 전극들(14)과 제1 절연층(12)에는 제1 기판(2) 상에 전자 방출부(16)가 노출되도록 하는 각각의 개구부(141, 121)가 형성된다.
그리고, 게이트 전극들(14)과 제1 절연층(12) 위에는 제2 절연층(18)과 집속 전극(20)이 순차적으로 형성되는데, 이 제2 절연층(18)과 집속 전극(20)에는 일례로 화소 영역당 하나의 개구부(181,201)가 각각 구비되어 집속 전극(20)이 한 화소에서 방출되는 전자들을 포괄적으로 집속하도록 한다.
한편, 상기에서는 제1 절연층(12)을 사이에 두고 게이트 전극(14)이 캐소드 전극(10) 상부에 위치하는 구조를 설명하였으나, 그 반대의 경우, 즉 캐소드 전극이 게이트 전극의 상부에 위치하는 구조도 가능하다. 이 구조에서는 전자 방출부가 캐소드 전극의 일측면과 접촉하며 제1 절연층 위에 형성될 수 있다.
전자 방출부(16)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어진다. 다른 한편으로, 전자 방출부(18)는 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물(도시되지 않음)로 이루어질 수 있다.
다음으로, 발광 유닛(8)은 제2 기판(4) 위에 형성되는 형광층들(22)과, 각 형광층(22) 사이에 위치하는 흑색층(24)과, 형광층들(22)과 흑색층(24)의 일면에 형성되며 알루미늄(Al)과 같은 금속막으로 이루어진 애노드 전극(26)을 포함한다. 애노드 전극(26)은 외부로부터 전자빔 가속에 필요한 애노드 전압을 인가받으며, 형광층(22)에서 방사된 가시광 중 제1 기판(2)을 향해 방사된 가시광을 제2 기판(4) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.
한편, 애노드 전극은 금속막이 아닌 인듐 틴 옥사이드(indium tin oxide, ITO)와 같은 투명한 도전막으로 이루어질 수 있다. 이 경우 애노드 전극은 제2 기판을 향한 형광층과 흑색층의 일면에 위치하며, 소정의 패턴으로 구분되어 복수개로 형성될 수 있다.
그리고, 제1 기판(2)과 제2 기판(4) 사이에는 다수의 스페이서(28)가 형광층(22)을 향해 진행하는 전자들을 차단하지 않도록 흑색층(24)이 위치하는 비발광 영 역에 배치되어 양 기판(2, 4)의 간격을 일정하게 유지시킨다. 도 1에서는 일예로 벽체형 스페이서를 도시하였다.
스페이서(28)는 도 1 및 도 2에 도시된 바와 같이, 진공의 내부 공간에 노출되는 측면에 코팅층(30)을 구비한다. 여기서, 스페이서(28)의 비저항을 ρS라 하고, 코팅층(30)의 비저항을 ρC라 할 때, 스페이서(28)와 코팅층(30)은 다음과 같은 조건(1)을 만족한다.
0.01 ＜ ρS / ρC ＜ 100 ...(1)
즉, 조건(1)은 스페이서(28)의 비저항과 코팅층(30)의 비저항이 그 값의 크기에 관계없이 100배 이상 차이가 나지 않도록 형성된다는 의미이다.
상기와 같은 조건(1)을 만족시키도록 스페이서(28)와 코팅층(30)을 구성하는 하는 이유는 스페이서(28)와 코팅층(30)의 비저항값이 100배 이상 차이가 나면, 스페이서(28)와 코팅층(30)의 비저항값 구배가 급격히 변하여 스페이서의 차징 현상을 효율적으로 억제할 수 없게 되고, 이는 전자 방출부(16)에서 방출되는 전자들을 왜곡시켜 타색 발광을 일으키기 때문이다.
본 발명은 이와 같은 현상을 스페이서(28)와 코팅층(30)의 비저항의 관계로 개선한 것이다. 즉, 본 발명은 전자 빔의 경로를 왜곡시키지 않는 스페이서(28)와 코팅층(30)의 비저항 비의 최적 범위를 제공한다.
상기 조건(1)의 효과를 증명하기 위하여, 스페이서와 코팅층의 재질을 변경하면서 전자 방출 표시 디바이스의 작동시 이상 발광의 유무를 확인하는 실험이 진 행되었다.
상기 이상 발광 유무를 확인하는 실험은 소정의 재질을 갖는 스페이서와 코팅층을 전자 방출 표시 디바이스에 설치한 후 적색(R), 녹색(G) 및 청색(B) 중 어느 한가지 색의 서브 픽셀만을 ON시켰을 때, 타색 발광이 일어나는지 여부를 확인하는 것이다.
아래 표 1은 실험 대상이 된 스페이서와 코팅층의 재질을 나타낸다. 표 1에 나타낸 바와 같이, 본 실험은 코팅층의 재질을 산화 크롬(Cr2O3)으로 일원화하고, 스페이서의 재질을 변경시키며 진행되었다.
스페이서 재질 코팅층 재질
제1 실시예 교세라 세라믹1 산화 크롬(Cr2O3)
제2 실시예 교세라 세라믹2 산화 크롬(Cr2O3)
제1 비교예 SAIT 세라믹 산화 크롬(Cr2O3)
제2 비교예 RN2 세라믹 산화 크롬(Cr2O3)
제3 비교예 Soda-lime 산화 크롬(Cr2O3)
제4 비교예 PD200 산화 크롬(Cr2O3)
상기 표 1에 나타낸 바와 같이, 본 실험은 실시예에서 일본 기업인 (주)교세라에서 생산되는 세라믹을 재질로 하는 스페이서를 사용하였다. 교세라 세라믹은 Al2O3, MnOX, CaTiOX 및 FeOX로 이루어진다. 비교예에서는 (주)삼성종합기술원과 (주)RN2테크놀리지에서 생산되는 세라믹과, Soda-lime 및 PD200의 글라스를 재질로 하는 스페이서를 사용하였다. SAIT 세라믹은 Al2O3(96%), SiO2(2.36%), CaCO3 및 MgO로 이루어지고, RN2 세라믹은 Al2O3, SiO2, CaOX, MgO, ZnOX, MnOX 및 BaOX로 이루어진다.
각각의 실시예 및 비교예에서 스페이서와 코팅층의 비저항값(ρS, ρC) 및 스페이서와 코팅층의 비저항 비(ρS/ρC)는 하기 표 2에 나타내었다.
ρS(Ω㎝) ρC(Ω㎝) ρS/ρC 이상 발광 유무
제1 실시예 3×109 2×109 1.5 무
제2 실시예 6×108 2×109 0.3 무
제1 비교예 2×1012 2×109 103 유
제2 비교예 2×1012 2×109 103 유
제3 비교예 5×1014 2×109 2.5×105 유
제4 비교예 5×1014 2×109 2.5×105 유
상기 표 2에 나타낸 바와 같이, 실시예들의 비저항 비는 모두 100 미만의 값을 가지나, 비교예들의 비저항 비(ρS/ρC)는 모두 100을 초과하고 있다.
본 발명에서 비저항 비(ρS/ρC)는 더욱 바람직하게는 0.01 ~ 1의 범위를 가질 수 있다.
그리고, 제1 및 제2 실시예에서는 이상 발광 현상이 발생하지 않았다.
도 3 및 도 4는 본 발명의 제1 및 제2 실시예에 따른 전자 방출 표시 디바이스에서 녹색의 서브 픽셀들만 ON시킨 경우의 발광 현상을 나타낸 작용도로서, 도시된 바와 같이, 녹색의 서브 픽셀들만이 발광을 하고 있으며, 인접한 서브 픽셀들(청색 또는 적색)은 발광하지 않고 있다.
그러나, 비교예들에서는 상기 표 2에 나타낸 바와 같이, 모두 이상 발광 현상을 나타내고 있다.
도 5 및 도 6은 본 발명의 제1 및 제2 비교예에 따른 전자 방출 표시 디바이스에서 녹색의 서브 픽셀들만 ON시킨 경우의 발광 현상을 나타낸 작용도로서, 본 발명의 비교예에 따른 전자 방출 표시 디바이스는 녹색의 서브 픽셀들만 ON되었음에도 불구하고, 다른 서브 픽셀들(청색 또는 적색)도 부분적으로 이상 발광을 하고 있다. 이상 발광 현상이 발생하는 부분은 원형의 점선으로 표시되었다.
그리고, 상기 코팅층(30)은 200 ~ 1000 Å의 두께를 가질 수 있다.
지금까지, 코팅층이 산화 크롬(Cr2O3)인 경우에 대해서 살펴보았으나, 코팅층이 DLC(diamond like carbon)인 경우에도 동일하게 적용될 수 있을 것이다.
또한, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 스페이서의 유전상수를 KS라 하고, 코팅층의 유전상수를 KC라 할 때, 상기 조건(1)과 더불어 하기 조건(2)를 더욱 만족할 수 있다.
│KS-KC│ ＜ 100 ...(2)
즉, 조건(2)는 스페이서와 코팅층의 유전상수 차이의 절대값이 100 미만인 것을 의미한다.
상기 제1 및 제2 실시예에서 코팅층의 유전상수는 9이고, 스페이서의 유전상수는 모두 32로서, 실시예들 모두 상기 조건(2)를 만족한다.
도 7은 본 발명의 제3 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이고, 도 8은 본 발명의 제4 실시예에 따른 전자 방출 표시 디바이스의 부분 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 코팅층(32)과 더불어 스페이서(28)의 윗면과 아랫면에 금속층(34)이 더욱 형성될 수 있다. 이 금속층(34)은 집속 전극(20) 및 애노드 전극(26)과 접촉되어 스페이서(28)에 대전될 수 있는 전하를 이 전극들(20, 26)을 통하여 외부로 흘려 보낼 수 있다.
또한, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 도 8에 도시된 바와 같이, 스페이서(28)의 측면과 코팅층(36) 사이에 저항층(38)이 더욱 형성될 수 있다. 이 저항층(38)은 코팅층(36)의 비저항이 스페이서(28)의 비저항보다 큰 경우 즉, 비 저항비(ρS / ρC)가 0.01 ~ 1의 범위에서 사용되는 것이 바람직하다. 이는 코팅층(36)의 비저항이 스페이서(28)의 비저항보다 크면 통전 효율이 떨어지므로 이를 보완하기 위함이다. 저항층(38)은 아몰포스 실리콘(a-Si), 질화 규소(SiN) 및 탄화 규소(SiC) 중 어느 하나의 물질을 포함할 수 있다.
그리고, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 벽체형 스페이서 뿐만 아니라 사각 기둥형, 십자 기둥형 등 형상에 관계없이 다양한 스페이서들을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 전자 방출 표시 디바이스에서 전자 방출 유닛과 발광 유닛의 구성은 도시한 예에 한정되지 않으며, 또한 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 전계 방출 어레이(FEA)형에 한정되지 않고, 표면 전도 에미션(SCE)형, 금속-절연층-금속(MIM)형 및 금속-절연층-반도체(MIS)형 등 다양하게 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 스페이서에 소정 범위의 코팅층을 구비함으로써, 스페이서의 차징을 억제하고, 이에 따라 전자빔 왜곡에 의한 타색 발광을 방지한다. 따라서, 본 발명의 실시예에 따른 전자 방출 표시 디바이스는 색재현율과 휘도가 향상되어 보다 고품질의 화면을 구현한다.

Claims (10)

  1. 서로 대향 배치되는 제1 기판과 제2 기판을 포함하는 진공 용기와;
    상기 제1 기판에 제공되는 전자 방출 유닛과;
    상기 제2 기판에 제공되는 발광 유닛과;
    상기 진공 용기 내에 배치되는 스페이서들을 포함하고,
    상기 스페이서의 측면에 하기 조건을 만족하는 코팅층이 형성되는 전자 방출 표시 디바이스.
    0.01 ＜ ρS / ρC ＜ 100
    여기서, ρS는 스페이서의 비저항이며, ρC는 코팅층의 비저항을 말한다.
  2. 제1항에 있어서,
    상기 코팅층이 상기 진공 용기의 내부 공간에 노출되는 상기 스페이서의 측면 전면에 형성되는 전자 방출 표시 디바이스.
  3. 제1항에 있어서,
    상기 스페이서와 상기 코팅층이 하기 조건을 만족할 때, 상기 스페이서와 상기 코팅층 사이에 저항층이 더욱 형성되는 전자 방출 표시 디바이스.
    0.01 ＜ ρS / ρC ＜ 1
  4. 제2항에 있어서,
    상기 스페이서는 윗면 또는 아랫면에 금속층을 더욱 구비하는 전자 방출 표시 디바이스.
  5. 제4항에 있어서,
    상기 전자 방출 유닛은 전자 방출부와, 이 전자 방출부들을 제어하는 구동 전극들을 포함하며,
    상기 금속층은 상기 구동 전극들과 연결되는 전자 방출 표시 디바이스.
  6. 제1항에 있어서,
    상기 스페이서는 세라믹으로 이루어지고, 상기 코팅층은 산화 크롬으로 이루어지는 전자 방출 표시 디바이스.
  7. 제3항에 있어서,
    상기 저항층은 아몰포스 실리콘(a-Si), 질화 규소(SiN) 및 탄화 규소(SiC)로 이루어진 군으로부터 선택된 하나의 물질을 포함하는 전자 방출 표시 디바이스.
  8. 제1항에 있어서,
    상기 스페이서와 상기 코팅층이 하기 조건을 더욱 만족하는 전자 방출 표시 디바이스.
    │KS-KC│ ＜ 100
    여기서, KS는 스페이서의 유전상수이며, KC는 코팅층의 유전상수를 말한다.
  9. 제1항에 있어서,
    상기 코팅층이 200 ~ 1000 Å의 두께를 가지는 전자 방출 표시 디바이스.
  10. 제1항에 있어서,
    상기 스페이서가 기둥형 또는 벽체형으로 이루어지는 전자 방출 표시 디바이스.
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