KR20070036977A - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판 영역을 리세스하는 단계와, 상기 리세스된 기판 부분을 등방성 식각하여 마스크패턴의 간격 보다 큰 폭을 갖는 홈을 형성하는 단계와, 상기 홈의 표면 상에 게이트절연막을 형성하는 단계와, 상기 결과물 상에 홈을 매립하도록 게이트도전막을 형성하는 단계와, 상기 마스크패턴을 식각정지막으로 이용해서 리세스 게이트를 형성하는 단계를 포함한다. The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes forming a mask pattern exposing a gate formation region on a semiconductor substrate, recessing an exposed substrate region using the mask pattern as an etch barrier, and recessed substrate Isotropically etching the portion to form a groove having a width greater than a gap between the mask patterns, forming a gate insulating film on the surface of the groove, and forming a gate conductive film to fill the groove on the resultant; And forming a recess gate using the mask pattern as an etch stop layer.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.

도 2는 종래 기술의 문제점을 설명하기 도면. Figure 2 illustrates the problem of the prior art.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

도 4는 본 발명의 잇점을 설명하기 위한 도면. 4 is a view for explaining the advantages of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

300 : 반도체기판 301 : 버퍼산화막300: semiconductor substrate 301: buffer oxide film

302 : 질화막 M' : 적층패턴302: nitride film M ': laminated pattern

R' : 홈 310 : 게이트산화막R ': Groove 310: Gate oxide

320 : 폴리실리콘막 330 : 금속계막320: polysilicon film 330: metal film

340 : 하드마스크막 350 : 게이트340: hard mask film 350: gate

360 : 재산화막 370 : 스페이서360: property curtain 370: spacer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서 게이트 오정렬에 기인하는 소자 특성의 불균일성 문제를 방지할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method capable of preventing the problem of nonuniformity of device characteristics due to gate misalignment in manufacturing a semiconductor device having a recess channel.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(channel length)는 감소하고 있고, 접합영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다. As semiconductor devices are highly integrated, channel lengths of transistors are decreasing, and ion implantation concentrations in junction regions (source / drain regions) are increasing.

이로 인해, 소오스/드레인 영역 간의 간섭(charge sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(threshold voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 발생한다. 또한, 접합영역의 전계(Electric field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.As a result, a so-called short channel effect occurs in which charge sharing between source / drain regions increases, gate control capability decreases, and a threshold voltage Vt decreases rapidly. In addition, a problem arises in that the refresh characteristic is deteriorated due to an increase in the junction leakage current due to an increase in the electric field of the junction region. Therefore, the structure of a transistor having a conventional planar channel structure has reached its limit in overcoming all the problems caused by the high integration.

이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.Accordingly, studies on the implementation of the MOSFET and the actual process development research have been actively conducted on the implementation of a MOSFET having various types of recess channels capable of securing an effective channel length.

도 1a 내지 도 1d는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel according to the prior art, which will be described below.

도 1a을 참조하면, 반도체기판(100) 상에 게이트 형성 영역을 노출시키는 마스크패턴(M)을 형성한 후, 상기 마스크패턴(M)을 식각장벽으로 이용해서 노출된 기 판 부분을 리세스하여 홈(R)을 형성한다. Referring to FIG. 1A, after forming a mask pattern M exposing a gate formation region on a semiconductor substrate 100, the exposed substrate portion is recessed using the mask pattern M as an etch barrier. The groove R is formed.

도 1b를 참조하면, 마스크패턴을 제거한 상태에서, 상기 홈(R)이 형성된 기판(100) 상에 게이트산화막(110), 폴리실리콘막(120), 금속계막(130) 및 하드마스크막(140)을 차례로 형성한 후, 상기 막들(140, 130, 120, 110)을 순차로 식각하여 리세스 게이트(150)를 형성한다. Referring to FIG. 1B, the gate oxide layer 110, the polysilicon layer 120, the metal based layer 130, and the hard mask layer 140 are formed on the substrate 100 on which the groove R is formed while the mask pattern is removed. ) Is formed sequentially, and then the recesses 150 are formed by sequentially etching the layers 140, 130, 120, and 110.

도 1c를 참조하면, 상기 게이트(150)를 형성하기 위한 식각 공정시 발생한 결함(damage), 곧, 게이트산화막(110)을 포함한 게이트(150) 측벽에 발생한 결함이 회복되도록, 그리고, 후속공정에서 수행될 이온주입에 의한 결함이 방지되도록, 상기 게이트(150)가 형성된 기판 결과물을 산화 분위기에서 열처리한다. 이러한 산화 공정을 재산화(reoxidation) 혹은 라이트 산화(light oxidation) 공정이라 하며, 상기 재산화 공정의 결과, 반도체기판(100)의 표면과 게이트산화막(110), 폴리실리콘막(120) 및 금속계막(130)의 측벽에 재산화막(160)이 형성된다. 그런 후, 도시하지는 않았지만, 상기 게이트(150) 양측 기판 내에 소오스/드레인 형성을 위한 이온주입을 수행한다. Referring to FIG. 1C, a defect generated during an etching process for forming the gate 150, that is, a defect occurring at a sidewall of the gate 150 including the gate oxide layer 110 may be recovered, and in a subsequent process. In order to prevent defects due to ion implantation to be performed, the substrate product on which the gate 150 is formed is heat-treated in an oxidizing atmosphere. This oxidation process is referred to as a reoxidation or light oxidation process, and as a result of the reoxidation process, the surface of the semiconductor substrate 100, the gate oxide film 110, the polysilicon film 120, and the metal based film The reoxidation film 160 is formed on the sidewall of 130. Then, although not shown, ion implantation for forming a source / drain is performed in both of the substrates of the gate 150.

도 1d를 참조하면, 상기 게이트(150)를 둘러싸도록 결과물 전면 상에 스페이서용 절연막을 형성하고 상기 스페이서용 절연막과 기판 상의 재산화막(160)을 이방성 식각하여 게이트(150) 양측벽에 스페이서(170)를 형성한다. Referring to FIG. 1D, an insulating film for spacers is formed on the entire surface of the product to surround the gate 150, and anisotropic etching of the spacer insulating film and the reoxidation film 160 on the substrate is performed to form spacers 170 on both sidewalls of the gate 150. ).

이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다. Subsequently, although not shown, the semiconductor device is manufactured by successively performing a series of subsequent known processes.

이와 같이, 리세스 채널을 갖는 반도체 소자를 제조하면, 기존의 플래너 형 (planar type) 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(short channel effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있기 때문에 리프레쉬 특성을 개선할 수 있다. As described above, when the semiconductor device having the recess channel is manufactured, the effective length of the channel is increased as compared with the conventional planar type device, so that the short channel effect can be suppressed and the ion implantation is reduced. The dose can also secure a desired threshold voltage, thereby improving the refresh characteristics.

그러나, 전술한 종래 기술에서는, 도 2에 도시된 바와 같이, 게이트(150)들이 소망하는 위치에서 벗어나는 게이트 오정렬(gate missalign)이 발생했을 때, 홈(R) 내부의 폴리실리콘막(120) 부분 까지 식각되는 현상이 발생하는데, 이 경우 후속하는 재산화 공정시 홈(R) 내부에도 재산화막(160)이 형성되어 결과적으로 채널영역에 대응하는 게이트산화막의 두께가 불균일해지므로, 소자의 문턱전압 특성이 불균일해지는 문제가 발생한다. 즉, 게이트산화막의 두께가 두꺼워진 부분에서 문턱전압이 증가하므로 소자의 전기적 특성이 불균일해져 소자의 신뢰성 및 제조 수율이 감소하는 것이다. However, in the above-described prior art, as shown in FIG. 2, when the gate missalignment occurs in which the gates 150 deviate from a desired position, a portion of the polysilicon film 120 inside the groove R is generated. In this case, the reoxidation film 160 is also formed inside the groove R during the subsequent reoxidation process, resulting in non-uniform thickness of the gate oxide film corresponding to the channel region. The problem arises that the characteristic is uneven. That is, since the threshold voltage is increased in the thickened portion of the gate oxide film, the electrical characteristics of the device are uneven, thereby reducing the reliability and manufacturing yield of the device.

상기한 문제점을 방지하기 위하여, 홈(R)의 폭 대비 기판 상부 게이트 부분의 폭을 증가시키는 방법을 생각해 볼 수 있지만, 만약 홈(R)의 폭을 감소시키면 채널의 유효 길이가 감소하는 문제가 발생하고, 한편, 기판 상부의 게이트 부분의 폭을 증가시키면 게이트간 간격이 좁아져 추후 층간절연막 등을 증착할 때 갭-필(Gap-fill) 특성이 나빠질 뿐 아니라, 게이트 사이의 기판 상에 형성하는 랜딩플러그(landing flug)와 접합영역간의 접촉면적이 감소하여 콘택저항이 증가하는 문제점이 유발된다. In order to prevent the above problem, a method of increasing the width of the upper gate portion of the substrate relative to the width of the groove R may be considered. However, if the width of the groove R is reduced, the effective length of the channel is reduced. On the other hand, increasing the width of the gate portion above the substrate narrows the gap between the gates, resulting in poor gap-fill characteristics when depositing an interlayer insulating film or the like, and forming on the substrate between the gates. The contact area between the landing plug and the junction area decreases, causing a problem of increasing contact resistance.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서 기판 상부 게이트 부분의 폭을 종래 수준으로 유지시키면서 게이트 오정렬에 따른 폴리실리콘막의 손실(loss)에 기인하는 소자 특성의 불균일화를 방지할 수 있는 방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems. In manufacturing a semiconductor device having a recess channel, the polysilicon film according to the gate misalignment is maintained while maintaining the width of the upper gate portion of the substrate at a conventional level. It is an object of the present invention to provide a method capable of preventing non-uniformity of device characteristics due to loss.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체기판 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판 영역을 리세스하는 단계; 상기 리세스된 기판 부분을 등방성 식각하여 마스크패턴의 간격 보다 큰 폭을 갖는 홈을 형성하는 단계; 상기 홈의 표면 상에 게이트절연막을 형성하는 단계; 상기 결과물 상에 홈을 매립하도록 게이트도전막을 형성하는 단계; 및 상기 마스크패턴을 식각정지막으로 이용해서 리세스 게이트를 형성하는 단계;를 포함한다. A method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of: forming a mask pattern exposing a gate formation region on a semiconductor substrate; Recessing an exposed substrate region using the mask pattern as an etch barrier; Isotropically etching the recessed substrate portion to form a groove having a width greater than an interval of a mask pattern; Forming a gate insulating film on a surface of the groove; Forming a gate conductive film to fill a groove on the resultant product; And forming a recess gate using the mask pattern as an etch stop layer.

여기서, 상기 마스크패턴은 버퍼산화막과 질화막의 적층막으로 형성한다.Here, the mask pattern is formed of a laminated film of a buffer oxide film and a nitride film.

상기 버퍼산화막은 10∼100Å의 두께로 형성하고, 상기 질화막은 50∼500Å의 두께로 형성한다. The buffer oxide film is formed to a thickness of 10 to 100 GPa, and the nitride film is formed to a thickness of 50 to 500 GPa.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 반도체기판(300) 상에 버퍼산화막(301)과 질화막(302)을 차례로 형성하고, 상기 질화막(302) 상에 게이트 형성 영역을 가리는 감광막패턴(미도시)을 형성한다. 여기서, 상기 버퍼산화막(301)은 10∼100Å의 두께로 형성할 수 있으며, 상기 질화막(302)은 50∼500Å의 두께로 형성할 수 있다. Referring to FIG. 3A, a buffer oxide film 301 and a nitride film 302 are sequentially formed on the semiconductor substrate 300, and a photoresist pattern (not shown) covering a gate formation region is formed on the nitride film 302. In this case, the buffer oxide film 301 may be formed to a thickness of 10 to 100 GPa, and the nitride film 302 may be formed to a thickness of 50 to 500 GPa.

그런다음, 상기 감광막패턴(미도시)을 식각장벽으로 이용해서 질화막(302)과 버퍼산화막(301)을 식각하여 기판(300)의 게이트 형성 영역을 노출시킨다. 그리고나서, 잔류된 감광막패턴을 제거한다.Then, the nitride film 302 and the buffer oxide film 301 are etched using the photoresist pattern (not shown) as an etch barrier to expose the gate formation region of the substrate 300. Then, the remaining photoresist pattern is removed.

그런 후, 상기 식각된 질화막(302)과 버퍼산화막(301)의 적층패턴(M')을 식각마스크패턴으로 이용해서, 노출된 기판 영역을 리세스한다. Thereafter, the exposed substrate region is recessed using the stacked pattern M 'of the etched nitride film 302 and the buffer oxide film 301 as an etch mask pattern.

도 3b를 참조하면, 상기 식각된 질화막(302)과 버퍼산화막(301)의 적층패턴(M')을 식각장벽으로 이용하여 리세스된 기판 부분을 등방성 식각하여 상기 적층패턴(M')의 간격 보다 큰 폭을 갖는 홈(R')을 형성한다. Referring to FIG. 3B, an isotropic etching of a recessed substrate part using the stacked pattern M ′ of the etched nitride film 302 and the buffer oxide film 301 as an etch barrier is performed to space the gap between the stacked patterns M ′. A groove R 'having a larger width is formed.

다음으로, 도시하지는 않았지만, 상기 홈(R') 표면 상에 열산화법에 의한 스크린산화막을 형성하고, 공지의 웰(well) 형성을 위한 이온주입 및 문턱전압(Vt) 조절을 위한 이온주입 공정을 수행한 후, 상기 스크린산화막을 제거한다. Next, although not shown, a screen oxide film is formed on the surface of the groove R 'by a thermal oxidation method, and an ion implantation process for adjusting ion implantation and threshold voltage Vt for forming a well is known. After performing, the screen oxide film is removed.

도 3c를 참조하면, 상기 홈(R') 표면 상에 게이트용 절연막으로서 열산화법에 의한 게이트산화막(310)을 형성하고, 상기 게이트산화막(310) 상에 제1게이트도전막으로서 홈(R)을 매립하도록 폴리실리콘막(320)을 형성한다. 계속해서, 상기 폴리실리콘막(320) 상에 게이트의 저저항 구현을 위한 제2게이트도전막으로서 금속계막(330)을 형성한다. 여기서, 상기 금속계막(330)은 텅스텐실리사이드막과 같은 금 속실리사이드막 또는 텅스텐막과 같은 금속막을 사용할 수 있다. 이어서, 상기 금속계막(330) 상에 질화막 재질의 하드마스크막(340)을 형성한다. Referring to FIG. 3C, a gate oxide film 310 is formed by a thermal oxidation method as an insulating film for a gate on the groove R ′, and a groove R is formed as a first gate conductive film on the gate oxide film 310. The polysilicon film 320 is formed to fill the gap. Subsequently, a metal layer 330 is formed on the polysilicon layer 320 as a second gate conductive layer for implementing low resistance of the gate. Here, the metal based layer 330 may be a metal silicide layer such as tungsten silicide layer or a metal layer such as tungsten layer. Subsequently, a hard mask layer 340 formed of a nitride film is formed on the metal based layer 330.

그런 후, 상기 하드마스크막(340), 금속계막(330) 및 폴리실리콘막(320)을 순차로 식각하여 홈(R) 상에 리세스 게이트(350)를 형성한다. 이때, 상기 폴리실리콘막(320)의 식각시 기판(300) 상에 홈(R)의 폭보다 좁은 간격을 갖고 형성된 적층패턴(M')이 질화막(302) 부분이 식각정지막으로 작용하게 된다. Thereafter, the hard mask layer 340, the metal layer 330, and the polysilicon layer 320 are sequentially etched to form a recess gate 350 on the groove R. FIG. In this case, when the polysilicon layer 320 is etched, the nitride layer 302 may serve as an etch stop layer in the stacked pattern M ′ formed at a gap smaller than the width of the groove R on the substrate 300. .

도 3d를 참조하면, 상기 기판 결과물에 대한 재산화 공정을 수행하여 게이트산화막(310), 폴리실리콘막(320) 및 금속계막(330)의 측벽에 재산화막(360)을 형성하고, 상기 게이트(350) 양측 기판 내에 소오스/드레인 형성을 위한 이온주입을 수행한다. Referring to FIG. 3D, a reoxidation process may be performed on the resultant of the substrate to form a reoxidation layer 360 on sidewalls of the gate oxide layer 310, the polysilicon layer 320, and the metal based layer 330. 350) Ion implantation for source / drain formation is performed in both substrates.

도 3e를 참조하면, 상기 게이트(350)를 둘러싸도록 결과물 전면 상에 산화막과 질화막의 적층막으로 이루어진 스페이서용 절연막을 일정한 두께로 형성하고 상기 스페이서용 절연막과 기판 상의 질화막(302) 및 버퍼산화막(301)을 이방성 식각하여 게이트(350) 양측벽에 스페이서(370)를 형성한다. Referring to FIG. 3E, an insulating film for spacers formed of a laminated film of an oxide film and a nitride film is formed on the entire surface of the resultant to surround the gate 350 to have a predetermined thickness, and the nitride film 302 and the buffer oxide film on the spacer film and the substrate ( The spacer 370 is formed on both sidewalls of the gate 350 by anisotropically etching the 301.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다. Subsequently, although not shown, the semiconductor device of the present invention is manufactured by sequentially performing a subsequent series of known processes.

이와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시, 버퍼산화막(301)과 질화막(302)의 적층패턴(M')을 식각마스크로 사용하여 기판(300)의 게이트 형성 영역을 리세스한 후, 리세된 기판 영역을 등방성 식각하여 상기 적층패턴(M')의 간격 보다 큰 폭을 갖는 홈(R')을 형성한 후, 상기 홈(R') 상에 리세스 게 이트(350)를 형성한다. 이 경우, 상기 게이트(350) 형성을 위한 게이트용 막(340, 330, 320)들의 식각시 홈(R') 입구부에 홈(R')의 폭 보다 좁은 간격을 갖고 형성된 적층패턴(M')의 질화막(302) 부분이 식각정지막으로 작용하게 된다. 그러므로, 본 발명에서는, 도 4에 도시된 바와 같이, 어느 정도의 게이트 오정렬이 발생하더라도 적층패턴(M')의 질화막(302) 부분이 홈(R') 내부의 폴리실리콘막(320)의 식각을 차단하게 된다. As described above, in the fabrication of a semiconductor device having a recess channel, the gate formation region of the substrate 300 is removed by using the stacked pattern M ′ of the buffer oxide film 301 and the nitride film 302 as an etching mask. After the recess, the recessed substrate region isotropically etched to form a groove R 'having a width greater than the gap between the stacked patterns M', and then a recess gate 350 on the groove R '. ). In this case, the stacked pattern M 'formed at the inlet of the groove R' at the inlet of the gate layers 340, 330, and 320 for forming the gate 350 with a smaller width than the width of the groove R '. A portion of the nitride film 302 serves as an etch stop film. Therefore, in the present invention, as shown in FIG. 4, even if some gate misalignment occurs, the portion of the nitride film 302 of the stacked pattern M 'is etched from the polysilicon film 320 inside the groove R'. Will block.

이에 따라, 본 발명은 게이트 형성을 위한 식각 공정시 공정 마진(overlay margin)을 개선할 수 있고, 게이트 오정렬에 따른 홈(R') 내 폴리실리콘막(320)의 손실에 기인하는 소자의 전기적 특성 불균일화 문제를 방지할 수 있다.Accordingly, the present invention can improve the process margin (overlay margin) during the etching process for forming the gate, the electrical characteristics of the device due to the loss of the polysilicon layer 320 in the groove (R ') due to the gate misalignment The problem of non-uniformity can be prevented.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시, 리세스 및 등방성 식각을 통해 식각된 기판 영역의 폭을 식각시 사용한 마스크패턴의 간격 보다 크게 한 후, 상기 마스크패턴을 게이트 형성을 위한 식각시 식각정지막으로 이용함으로써, 게이트 형성을 위한 게이트용 막들의 식각 공정시 공정 마진(overlay margin)을 개선할 수 있다. 그러므로, 본 발명에서는 어느 정도의 게이트 오정렬이 발생하더라도 마스크패턴에 의해 폴리실리콘막의 손실이 방지되므로, 폴 리실리콘막의 손실에 기인하는 문턱전압 불균일화를 방지할 수 있고, 이에 따라, 소자 특성의 균일성 및 제조 수율을 개선할 수 있다. As described above, in the manufacture of a semiconductor device having a recess channel, the width of the substrate region etched through the recess and isotropic etching is made larger than the interval of the mask pattern used during etching, and then the mask pattern is gated. By using the etching stop layer during the etching for forming, it is possible to improve the process margin (overlay margin) during the etching process of the gate layer for forming the gate. Therefore, in the present invention, even if a certain amount of gate misalignment occurs, the loss of the polysilicon film is prevented by the mask pattern, so that the threshold voltage unevenness caused by the loss of the polysilicon film can be prevented. It is possible to improve the performance and production yield.

Claims (4)

반도체기판 상에 게이트 형성 영역을 노출시키는 마스크패턴을 형성하는 단계; Forming a mask pattern exposing the gate formation region on the semiconductor substrate; 상기 마스크패턴을 식각장벽으로 이용해서 노출된 기판 영역을 리세스하는 단계; Recessing an exposed substrate region using the mask pattern as an etch barrier; 상기 리세스된 기판 부분을 등방성 식각하여 마스크패턴의 간격 보다 큰 폭을 갖는 홈을 형성하는 단계; Isotropically etching the recessed substrate portion to form a groove having a width greater than an interval of a mask pattern; 상기 홈의 표면 상에 게이트절연막을 형성하는 단계; Forming a gate insulating film on a surface of the groove; 상기 결과물 상에 홈을 매립하도록 게이트도전막을 형성하는 단계; 및Forming a gate conductive film to fill a groove on the resultant product; And 상기 마스크패턴을 식각정지막으로 이용해서 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And forming a recess gate by using the mask pattern as an etch stop layer. 제 1 항에 있어서, 상기 마스크패턴은 버퍼산화막과 질화막의 적층막인 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the mask pattern is a laminated film of a buffer oxide film and a nitride film. 제 2 항에 있어서, 상기 버퍼산화막은 10∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device according to claim 2, wherein the buffer oxide film is formed to a thickness of 10 to 100 GPa. 제 2 항에 있어서, 상기 질화막은 50∼500Å의 두께로 형성하는 것을 특징으 로 하는 반도체 소자의 제조방법. The method of manufacturing a semiconductor device according to claim 2, wherein the nitride film is formed to a thickness of 50 to 500 GPa.
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