KR20070035878A - Ｆｉｆｏ없이 ｄｍａ를 수행할 수 있는 반도체 장치와 상기반도체 장치의 데이터 처리방법 - Google Patents

Ｆｉｆｏ없이 ｄｍａ를 수행할 수 있는 반도체 장치와 상기반도체 장치의 데이터 처리방법 Download PDF

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Abstract

FIFO없이 DMA를 수행하는 반도체 장치가 개시된다. 상기 반도체 장치는 데이터를 저장하기 위한 메모리, 데이터를 처리하기 위한 CPU, 범용 비동기 송수신기, 및 제어 회로 블록을 구비한다. 상기 제어 회로 블록은 DMA 모드에서 상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터를 상기 메모리에 저장하는 것을 제어하거나, CPU 엑세스 모드에서 상기 CPU에 의하여 생성된 전송 어드레스에 응답하여 상기 CPU가 전송할 송신 데이터를 상기 메모리에 저장하는 것을 제어한다. 상기 범용 비동기 송수신기는, DMA 모드에서, 수신된 수신 프레임으로부터 수신 데이터를 추출하고 추출된 수신 데이터를 제어회로 블록으로 출력하거나, 상기 상위 어드레스와 상기 하위 어드레스에 기초하여 상기 메모리로부터 독출된 상기 송신 데이터를 수신하고 상기 송신 데이터를 포함하는 송신 프레임을 생성하고 생성된 송신 프레임을 출력한다. DMA모드에서, 상기 CPU로 공급되는 클락신호는 차단된다.
UART, DMA, stop mode, idle mode

Description

ＦＩＦＯ없이 ＤＭＡ를 수행할 수 있는 반도체 장치와 상기 반도체 장치의 데이터 처리방법{Semiconductor for performing direct memory access without FIFO and method for processing data thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 FIFO를 사용하여 DMA를 수행할 수 있으며 집적회로 카드에 사용되는 집적회로의 블록도를 나타낸다.
도 2는 도 1에 도시된 집적회로의 중지 모드(stop mode)에서 클락 신호를 제어하는 방법을 설명하기 위한 개념도이다.
도 3은 도 1에 도시된 집적회로의 아이들 모드(idle mode)에서의 클락 신호를 제어하는 방법을 설명하기 위한 개념도이다.
도 4는 본 발명의 실시예에 따라 메모리를 이용하여 DMA를 수행하는 반도체 장치의 블록도를 나타낸다.
도 5는 도 4에 도시된 반도체 장치의 중지 모드에서 클락 신호를 제어하는 방법을 설명하기 위한 개념도이다.
본 발명은 데이터 처리장치와 데이터 처리방법에 관한 것으로, 보다 상세하게는 적은 전력을 소비하고 FIFO(first in first out)없이 DMA(direct memory access)를 수행할 수 있는 집적회로, 상기 집적회로를 구비하는 집적회로 카드, 및 상기 집적회로 카드의 데이터 처리방법에 관한 것이다.
집적회로 카드(또는, '스마트 카드'라고도 한다.)는 RF(radio frequency)신호를 이용하여 단말기로부터 데이터와 파워(power)를 수신한다.
도 1은 FIFO를 사용하여 DMA를 수행할 수 있으며 집적회로 카드에 사용되는 집적회로의 블록도를 나타낸다. 도 1을 참조하면, 집적회로(10)는 범용 비동기 송수신기(UART: Universal asynchronous receiver/transmitter; 20), FIFO(24), CPU(26), 및 메모리(28)를 구비한다.
데이터를 수신하는 경우, 입력된 데이터(RX)는 UART(20)의 버퍼(22)로 기입되고, 상기 UART(20)의 제어 하에 상기 버퍼(22)로부터 독출된 데이터는 상기 FIFO(24)로 입력되고, CPU(26)의 제어 하에 상기 FIFO(24)로부터 출력된 데이터는 메모리(28)로 저장된다.
그리고, 데이터를 전송하는 경우, 상기 CPU(26)의 제어 하에 상기 메모리(28)로부터 출력된 데이터는 상기 FIFO(24)로 저장되고, 상기 UART(20)의 제어 하에 상기 FIFO(24)로부터 출력된 데이터는 상기 UART(20)의 버퍼(22)로 입력되고, 상기 버퍼(22)에 저장된 데이터는 출력 데이터(TX)로서 외부로 출력된다.
도 1에 도시된 집적회로(10)는 CPU(26)가 엑세스할 수 있는 메모리(28) 이외 에 부가적인 FIFO(24)를 더 구비하고 있다. 따라서 집적회로(10)의 면적(layout area)은 증가하고, FIFO(24)를 엑세스하기 위하여 CPU(26)내에 설치되는 프로그램 코드도 증가한다. 그리고, FIFO(24)를 구동하기 위한 전류도 증가하는 문제점이 있다.
또한, 집적회로를 내장한 집적회로 카드는 단말기로부터 RF파워(power)를 공급받아 동작한다. 상기 집적회로 카드와 상기 단말기사이의 거리(이를 '동작 거리'라 한다)가 멀어질수록, 상기 집적회로 카드가 공급받을 수 있는 RF파워는 감소한다. 상기 집적회로 카드가 공급받은 RF파워를 효율적으로 사용하면, 상기 집적회로 카드는 증가된 동작 거리에서도 상기 RF파워를 적게 소모할 수 있으므로, 상기 집적회로 카드의 동작은 안정적으로 보장될 수 있다. 따라서 동작 거리를 증가시킬 수 있다.
집적회로 카드는 RF파워를 효율적으로 사용하기 위하여 전원 절전 모드(power save mode)를 갖는다. 상기 전원 절전 모드에는 중지 모드(stop mode)와 아이들 모드(idle mode) 등이 있다. 도 2와 도 3을 참조하여 중지 모드와 아이들 모드를 각각 설명한다.
도 2는 도 1에 도시된 집적회로의 중지 모드에서 클락 신호를 제어하는 방법을 설명하기 위한 개념도이다. 도 2를 참조하면, 클락 제어 블록(30)은 CPU(26)로부터 출력된 중지모드 신호(CTRL_SM)에 응답하여 메모리 클락 패스(clock path), CPU(26), 코-프로세서, 및 주변회로 클락 패스로 공급되는 클락 신호(CLK)를 차단(OFF)한다. 따라서 RAM, EEPROM, ROM, WDT(watchdog timer), TIMER, 및 UART로 공 급되는 클락 신호(CLK)도 차단(OFF)된다. 따라서 집적회로(10)를 내장한 집적회로 카드는 공급된 파워를 거의 소모하지 않는다.
웨이크-업 신호(WKU)가 클락제어 블록(30)으로 입력되는 경우, 상기 클락 제어 블록(30)은 클락 신호(CLK)를 메모리 클락 패스, CPU(26), 코-프로세서, 및 주변회로 클락 패스로 다시 공급한다. 따라서 집적회로(10)를 내장한 집적회로 카드는 정상적인 동작을 수행한다.
도 3은 도 1에 도시된 집적회로의 아이들 모드에서의 클락 신호를 제어하는 방법을 설명하기 위한 개념도이다. 도 3을 참조하면, 클락 제어 블록(40)은 CPU(26)로부터 출력된 아이들모드 신호(CTRL_IM)에 응답하여 메모리 클락 패스, CPU(26), 및 코-프로세서로 공급되는 클락 신호(CLK)를 차단(OFF)하고, 오직 주변회로 클락 패스로 공급되는 클락 신호(CLK)를 유지한다(ON).
따라서 RAM, EEPROM, 및 ROM으로 공급되는 클락 신호(CLK)는 차단(OFF)되고, 아이들 모드 진입 전에 동작된 WDT(watchdog timer), TIMER, 및 UART만 동작한다. 따라서 집적회로(10)를 내장한 집적회로 카드에서 소비되는 파워는 현저하게 줄어든다. 웨이크-업 신호(WKU)가 클락 제어 블록(30)으로 입력되는 경우, 상기 클락 제어 블록(30)은 클락 신호(CLK)를 메모리 클락 패스, CPU(26), 코-프로세서, 및 주변회로 클락 패스로 다시 공급한다. 따라서 집적회로(10)를 내장한 집적회로 카드는 정상적인 동작을 수행한다.
일반적으로, 집적회로를 구비하는 집적회로 카드는 RF신호를 이용하여 단말기로부터 데이터와 파워를 수신한다. 이때 데이터를 통신하는 구간에서는 통신 프 로토콜에 따라 파워가 안정적이지 못한 구간이 존재하고, 상기 구간에서는 단말기와 정상적인 통신이 되지 않을 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 적은 전력을 소비하고 DMA를 구조를 갖는 집적회로, 상기 집적회로를 구비하는 집적회로 카드, 및 상기 집적회로 카드의 데이터 처리방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 데이터를 저장하기 위한 메모리, 데이터를 처리하기 위한 CPU, 범용 비동기 송수신기, 및 제어 회로 블록을 구비한다.
상기 제어 회로 블록은 DMA 모드에서 상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터를 상기 메모리에 저장하는 것을 제어하거나, CPU 엑세스 모드에서 상기 CPU에 의하여 생성된 전송 어드레스에 응답하여 상기 CPU가 전송할 송신 데이터를 상기 메모리에 저장하는 것을 제어한다.
상기 범용 비동기 송수신기는, DMA 모드에서, 수신 프레임을 수신하고 수신된 수신 프레임으로부터 수신 데이터를 추출하고 추출된 수신 데이터를 제어회로 블록으로 출력하거나, 상기 상위 어드레스와 상기 하위 어드레스에 기초하여 상기 메모리로부터 독출된 상기 송신 데이터를 수신하고 상기 송신 데이터를 포함하는 송신 프레임을 생성하고 생성된 송신 프레임을 출력한다. DMA모드에서, 상기 CPU로 공급되는 클락신호는 차단된다.
상기 제어 회로 블록은 제1선택회로, 어드레스 발생회로, 및 제2선택회로를 구비한다. 상기 제1선택회로는 상기 CPU부터 출력된 인에이블 신호에 응답하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터와 상기 CPU가 전송할 송신 데이터 중에서 어느 하나를 상기 메모리로 출력한다. 상기 어드레스 발생회로는 상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스를 저장한다.
상기 제2선택회로는 상기 CPU부터 출력된 인에이블 신호에 응답하여 상기 어드레스 발생회로로부터 출력된 어드레스와 상기 전송 어드레스 중에서 어느 하나를 상기 메모리로 출력한다. 상기 메모리는 상기 어드레스 발생회로로부터 출력된 어드레스에 응답하여 상기 수신 데이터를 저장하거나 상기 송신 데이터를 상기 범용 비동기 송수신기로 출력하고, 상기 CPU로부터 생성된 수신 어드레스에 응답하여 상기 수신 데이터를 상기 CPU로 전송한다.
상기 기술적 과제를 달성하기 위한 반도체 장치의 데이터 처리방법은 범용 비동기화 송수신기가 수신된 직렬 데이터를 CPU가 처리할 수 있도록 병렬 데이터로 변환하고, 상기 병렬 데이터를 출력하는 (a)단계, 상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 범용 비동기화 송수신기로부터 출력된 상기 병렬 데이터를 메모리에 저장하는 (b)단계, 및 상기 CPU가 수신 어드레스를 이용하여 상기 메모리에 저장된 상기 병렬 데이터를 독출하는 (c)단계를 구비한다.
상기 반도체 장치의 데이터 처리방법은 상기 (a) 및 상기 (b) 단계가 수행될 때 상기 CPU로 공급되는 클락 신호를 차단하는 단계를 더 구비한다.
상기 기술적 과제를 달성하기 위한 반도체 장치의 데이터 처리방법은 CPU가 전송할 병렬 데이터를 전송 어드레스를 이용하여 메모리에 저장하는 (a)단계, 및 상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 메모리로부터 독출된 상기 병렬 데이터를 수신하고, 상기 병렬 데이터를 송신하기 위하여 상기 병렬 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터를 출력하는 (b)단계를 구비한다.
상기 반도체 장치의 데이터 처리방법은 상기 (b)단계가 수행될 때 상기 CPU로 공급되는 클락 신호를 차단하는 단계를 더 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따라 메모리를 이용하여 DMA를 수행하는 반도체 장치의 블록도를 나타낸다. 도 4를 참조하면, 본 발명에 따른 반도체 장치(100)는 집적회로(110)와 안테나(130)를 구비한다. 상기 반도체 장치(100)는 IC 카드, 스마트 카드, 또는 비접촉 집적회로 카드(contact-less IC card)가 될 수 있다.
상기 집적회로(110)는 소정의 데이터를 저장하기 위한 메모리(111), 상기 집적회로(110) 또는 상기 집적회로 카드(100)의 전반적인 동작을 제어하는 CPU(113), 범용 비동기 송수신기(115), 제어 회로 블록(117), ROM, 주변회로, 및 클락 제어 블록(127)을 구비한다. 상기 메모리(111)는 RAM과 같은 휘발성 메모리 또는 EEPROM, 플레쉬 메모리와 같은 비휘발성 메모리로 구현될 수 있다.
상기 제어 회로 블록(117)은 CPU(113)로부터 출력된 상위 어드레스(INDEX)와 범용 비동기화 송수신기(115)로부터 출력된 하위 어드레스(POINT)에 기초하여 상기 범용 비동기 송수신기(115)로부터 출력된 수신 데이터(RXDATA)를 메모리(111)에 저장하는 것을 제어하거나, 상기 CPU(113)에 의하여 생성된 전송 어드레스(CADD)에 응답하여 상기 CPU(113)가 전송할 송신 데이터(COUT)를 상기 메모리(111)에 저장하는 것을 제어한다.
상기 범용 비동기 송수신기(115)는 수신 프레임(RF_RX_DATA)을 수신하고, 수신된 수신 프레임(RF_RX_DATA)으로부터 수신 데이터(RXDATA)를 추출하고, 추출된 수신 데이터(RXDATA)를 제어회로 블록(117)의 제1선택회로(119)로 출력한다. 또한, 상기 범용 비동기 송수신기(115)는 상위 어드레스(INDEX)와 하위 어드레스(POINTER)에 기초하여 메모리(111)로부터 독출된 송신 데이터(TXOUT)를 수신하고, 상기 송신 데이터(TXOUT)를 포함하는 송신 프레임(RF_TX_DATA)을 생성하고, 생성된 송신 프레임(RF_TX_DATA)을 출력한다.
RF인터페이스(125)는 안테나(130)를 통하여 수신된 RF수신신호(RF_RX)에 상응하는 수신 프레임(RF_RX_DATA)을 범용 비동기 송수신기(115)로 전송한다. 또한, RF인터페이스(125)는 범용 비동기 송수신기(115)로부터 출력된 송신 프레임(RF_TX_DATA)에 응답하여 RF송신신호(RF_TX)를 생성하고, 이를 안테나(130)를 통하여 외부로 전송한다.
상기 제어 회로 블록(117)은 제1선택회로(119), 어드레스 발생회로(121), 및 제2선택회로(123)를 구비한다.
상기 제1선택회로(119)는 CPU(113)부터 출력된 인에이블 신호(DMAEN)에 응답하여 범용 비동기 송수신기(115)로부터 출력된 수신 데이터(RXDATA)와 상기 CPU(113)가 전송할 송신 데이터(COUT) 중에서 어느 하나를 메모리(111)로 출력한다.
상기 어드레스 발생회로(121)는 CPU(113)로부터 출력된 상위 어드레스(INDEX)와 범용 비동기화 송수신기(115)로부터 출력된 하위 어드레스(POINTER)를 저장한다. 상기 어드레스 발생회로(121)는 다수의 레지스터들을 구비하는 레지스터 블록으로 구현될 수 있으나 이에 한정되는 것은 아니다.
상기 제2선택회로(123)는 CPU(113)부터 출력된 인에이블 신호(DMAEN)에 응답하여 어드레스 발생회로(121)로부터 출력된 어드레스(DMA_ADD)와 상기 CPU(113)로부터 출력된 전송 어드레스(CADD)중에서 어느 하나를 메모리(111)로 출력한다.
상기 메모리(111)는 어드레스 발생회로(121)로부터 출력된 어드레스(DMA_ADD)에 응답하여 제1선택회로(119)로부터 출력된 수신 데이터(RXDATA)를 저장하거나, 저장된 송신 데이터(COUT=TXOUT)를 범용 비동기 송수신기(115)로 출력한다. 상기 메모리(111)는 CPU(113)로부터 생성된 수신 어드레스(CADD)에 응답하여 수신 데이터(RXDATA=RX_OUT)를 상기 CPU(113)로 전송한다.
클락 제어 블록(127)은 소스 클락 신호(SCLK)를 메모리(111), CPU(113), 범용 비동기 송수신기(115), 및 제어 회로 블록(117)중에서 적어도 하나로 공급되는 클락 신호(CLK)를 발생한다. 상기 클락 제어 블록(127)은 RF 인터페이스(125)내에 내장될 수도 있다.
도 4를 참조하여 범용 비동기 송수신기(115)가 메모리(111)를 엑세스하는 동작(이를 'DMA 모드'라 한다)과 CPU(113)가 상기 메모리(111)를 엑세스하는 동작(이를 'CPU 엑세스 모드'라 한다)과 을 상세히 설명하면 다음과 같다. 집적회로 카드(100)는 DMA 모드에서 단말기(미도시)와 통신한다.
데이터를 수신할 때, RF 인터페이스(125)는 안테나(130)를 통하여 입력된 RF수신신호(RF_RX)를 수신 프레임(RF_RX_DATA)으로 변환하고, 이를 범용 비동기화 송수신기(115)로 전송한다.
상기 범용 비동기 송수신기(115)는 수신 프레임(RF_RX_DATA)을 수신하고, 수신된 수신 프레임(RF_RX_DATA)으로부터 수신 데이터(RXDATA)를 추출하고, 추출된 수신 데이터(RXDATA)를 제어회로 블록(117)으로 출력한다.
CPU(113)는 DMA인에이블 신호(DMAEN)를 활성화시킨다. 따라서 제1선택회로(119)는 활성화된 DMA인에이블 신호(DMAEN)에 응답하여 범용 비동기 송수신기(115)로부터 출력된 수신 데이터(RXDATA)를 메모리(111)로 출력하고, 제2선택회로(123)는 상기 활성화된 DMA인에이블 신호(DMAEN)에 응답하여 어드레스 발생회로(121)로부터 출력된 어드레스(DMA_ADD)를 상기 메모리(111)로 출력한다.
상기 어드레스(DMA_ADD)는 CPU(113)로부터 출력된 상위 어드레스(INDEX)와 범용 비동기화 송수신기(115)로부터 출력된 하위 어드레스(POINT)가 합쳐서 생성된 어드레스이다.
상기 상위 어드레스(INDEX)는 집적회로 카드(100)가 DMA 모드로 진입하기 전에 CPU(113)에 의하여 설정된 어드레스로서, 수신 데이터(RXDATA)를 저장하기 위한 메모리(111)내의 수신영역의 크기(예컨대, 256bytes)를 지정한다. CPU (113)는 상위 어드레스(INDEX)를 구성하는 비트 수를 조절함으로서 상기 수신영역의 시작위치를 설정할 수 있다. 상기 하위 어드레스(POINT)는 수신영역 내의 어드레스를 구성한다. 상기 메모리(111)는 어드레스(DMA_ADD)에 의하여 지정된 영역에 수신 데이터(RXDATA)를 저장한다.
CPU(113)가 수신 데이터(RXDATA)를 엑세스할 때, 즉 CPU 엑세스 모드에서, CPU(113)는 DMA인에이블 신호(DMAEN)를 비활성화시킨다. 따라서 제2선택회로(123)는 비활성화된 DMA인에이블 신호(DMAEN)에 응답하여 CPU(113)으로부터 출력된 어드레스(CADD)를 메모리(111)로 출력한다. 상기 메모리(111)는 어드레스(CADD)에 응답하여 수신 데이터(RXDATA=RX_OUT)를 CPU(113)로 출력한다. 상기 CPU(113)는 수신 데이터(RX_OUT)를 처리한다.
CPU(113)가 데이터를 송신할 때, CPU(113)는 DMA인에이블 신호(DMAEN)를 비활성화시킨다. 따라서 제1선택회로(119)는 비활성화된 DMA인에이블 신호(DMAEN)에 응답하여 CPU(113)으로부터 출력된 송신 데이터(COUT)를 메모리(111)로 출력한다.
제2선택회로(123)는 비활성화된 DMA인에이블 신호(DMAEN)에 응답하여 CPU (113)으로부터 출력된 어드레스(CADD)를 메모리(111)로 출력한다. 상기 메모리(111)는 어드레스(CADD)에 의하여 지정된 영역에 송신 데이터(COUT)를 저장한다.
송신 데이터(COUT)의 저장이 완료되면, CPU(113)는 DMA인에이블 신호(DMAEN)를 활성화시킨다. 범용 비동기화 송수신기(115)는 송신 데이터(COUT)를 전송하기 위하여 하위 어드레스(POINT)를 어드레스 발생회로(121)로 출력한다.
제2선택회로(123)는 활성화된 DMA인에이블 신호(DMAEN)에 응답하여 어드레스 발생회로(121)로부터 출력된 어드레스(DMA_ADD)를 메모리(111)로 출력한다. 상기 어드레스(DMA_ADD)는 상위 어드레스(INDEX)와 하위 어드레스(POINTER)가 합쳐져서 만들어진 것으로서, 상기 상위 어드레스는 데이터가 저장된 영역의 상위 어드레스를 지정하고, 상기 하위 어드레스는 상기 영역의 하위 어드레스를 지정한다.
상기 메모리(111)는 어드레스(DMA_ADD)에 의하여 지정된 영역에 저장된 송신 데이터(COUT=TXOUT)를 범용 비동기화 송수신기(115)로 출력한다. 즉, 범용 비동기화 송수신기(115)는 송신 데이터(COUT=TXOUT)를 독출한다.
범용 비동기화 송수신기(115)는 송신 데이터(TXOUT)를 포함하는 송신 프레임을 생성하고, 생성된 송신 프레임(RF_TX_DATA)을 RF 인터페이스(125)로 출력한다. 예컨대, 상기 범용 비동기화 송수신기(115)는 병렬 데이터를 직렬 데이터로 변환한다.
RF 인터페이스(125)는 송신 프레임(RF_TX_DATA)을 RF송신 신호로 변환하고, 이를 안테나(130)를 통하여 단말기(미도시)로 전송한다.
도 5는 도 4에 도시된 반도체 장치의 중지 모드에서 클락 신호를 제어하는 방법을 설명하기 위한 개념도이다. 도 4 및 도 5를 참조하면, 반도체 장치(예컨대, 집적회로 카드(100))가 DMA 모드를 수행할 때, 소스 클락신호(SCLK)에 응답하여 클락신호(CLK)를 발생하는 클락 제어블록(127)은 CPU(113)로부터 출력된 DMA 모드 신호(DMASM)에 응답하여 메모리 클락 패스, CPU(113), 코-프로세서, 및 주변회로 클락 패스로 공급되는 클락 신호(CLK)를 차단한다(OFF). 상기 소스 클락 신호(SCLK)와 클락 신호(CLK)는 서로 동일한 것이 바람직하다.
그러나, MUX(119, 131, 및 133)는 DMA 모드 신호(DMASM)에 응답하여 데이터의 송수신에 필요한 장치, 예컨대, RAM(111), 타이머, 및 범용 비동기화 송수신기(115)에만 소스 클락 신호(SCLK)를 공급한다. 따라서 집적 회로 카드(100)에서 사용되는 파워는 감소한다.
본 발명에 따른 집적회로 카드(100)를 사용하면, 데이터의 송수신으로 인하여 상기 집적회로 카드(100)의 파워가 불안정한 구간에서도 상기 집적회로 카드(100)가 소모하는 전류가 최소화되므로, 상기 집적회로 카드(100)는 불안정한 전원에도 불구하고 데이터를 원활히 송수신할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 장치는 별도의 FIFO를 구비하지 않고 메모리를 이용하여 범용 비동기화 송수신기가 DMA를 수행할 수 있으므로, 상기 반도체 장치의 레이아웃 면적은 감소한다.
또한, 본 발명에 따른 반도체 장치는 데이터를 송수신할 때, 상기 데이터를 송수신하는데 있어서 불필요한 부분, 특히 CPU에 공급되는 클락 신호를 차단함으로서, 상기 반도체 장치에서 소비되는 전류가 감소한다. 따라서 파워가 안정되므로 상기 반도체 장치의 데이터 송수신율은 개선된다.

Claims (13)

  1. 반도체 장치에 있어서,
    데이터를 저장하기 위한 메모리;
    CPU;
    범용 비동기 송수신기; 및
    상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터를 상기 메모리에 저장하는 것을 제어하거나, 상기 CPU에 의하여 생성된 전송 어드레스에 응답하여 상기 CPU가 전송할 송신 데이터를 상기 메모리에 저장하는 것을 제어하는 제어 회로 블록을 구비하며,
    상기 범용 비동기 송수신기는 수신 프레임을 수신하고 수신된 수신 프레임으로부터 상기 수신 데이터를 추출하고 추출된 수신 데이터를 상기 제어회로 블록으로 출력하거나, 상기 상위 어드레스와 상기 하위 어드레스에 기초하여 상기 메모리로부터 독출된 상기 송신 데이터를 수신하고 상기 송신 데이터를 포함하는 송신 프레임을 생성하고 생성된 송신 프레임을 출력하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는,
    RF수신신호에 응답하여 상기 수신 프레임을 생성하거나, 상기 송신 프레임에 에 응답하여 RF송신신호를 생성하는 RF 인터페이스를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 반도체 장치는,
    상기 RF수신신호를 수신하고 상기 RF송신신호를 송신하기 위한 안테나를 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 반도체 장치는 비접촉 IC카드인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 제어 회로 블록은,
    상기 CPU부터 출력된 인에이블 신호에 응답하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터와 상기 CPU가 전송할 송신 데이터 중에서 어느 하나를 상기 메모리로 출력하기 위한 제1선택회로;
    상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스를 저장하기 위한 어드레스 발생회로; 및
    상기 CPU부터 출력된 인에이블 신호에 응답하여 상기 어드레스 발생회로로부터 출력된 어드레스와 상기 전송 어드레스 중에서 어느 하나를 상기 메모리로 출력하기 위한 제2선택회로를 구비하며,
    상기 메모리는 상기 어드레스 발생회로로부터 출력된 어드레스에 응답하여 상기 수신 데이터를 저장하거나 상기 송신 데이터를 상기 범용 비동기 송수신기로 출력하고, 상기 CPU로부터 생성된 수신 어드레스에 응답하여 상기 수신 데이터를 상기 CPU로 전송하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제어 회로 블록은,
    상기 CPU부터 출력된 활성화된 인에이블 신호에 응답하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터를 상기 메모리로 출력하고 비활성화된 인에이블 신호에 응답하여 상기 CPU가 전송할 송신 데이터를 상기 메모리로 출력하는 제1선택회로;
    상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스를 저장하기 위한 어드레스 발생회로; 및
    상기 활성화된 인에이블 신호에 응답하여 상기 어드레스 발생회로로부터 출력된 어드레스를 상기 메모리로 출력하고, 상기 비활성화된 인에이블 신호에 응답하여 상기 전송 어드레스를 상기 메모리로 출력하기 위한 제2선택회로를 구비하며.
    상기 메모리는 상기 어드레스 발생회로로부터 출력된 어드레스에 응답하여 상기 수신 데이터를 저장하거나 상기 송신 데이터를 상기 범용 비동기 송수신기로 출력하고, 상기 CPU로부터 생성된 수신 어드레스에 응답하여 상기 수신 데이터를 상기 CPU로 전송하는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 반도체 장치는,
    상기 메모리, 상기 CPU, 상기 범용 비동기 송수신기, 및 상기 제어 회로 블 록 중에서 적어도 하나로 공급되는 클락 신호를 발생하는 클락 제어 블록을 더 구비하며,
    상기 클락 제어 블록은 상기 CPU로부터 출력된 제어신호에 응답하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터를 상기 메모리에 저장할 때 또는 상기 범용 비동기 송수신기가 상기 메모리로부터 독출된 상기 송신 데이터를 수신할 때 상기 CPU로 공급되는 클락 신호를 차단하는 것을 특징으로 하는 반도체 장치.
  8. 반도체 장치의 데이터 처리방법에 있어서,
    범용 비동기화 송수신기가 수신된 직렬 데이터를 CPU가 처리할 수 있도록 병렬 데이터로 변환하고, 상기 병렬 데이터를 출력하는 (a)단계;
    상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 범용 비동기화 송수신기로부터 출력된 상기 병렬 데이터를 메모리에 저장하는 (b)단계; 및
    상기 CPU가 수신 어드레스를 이용하여 상기 메모리에 저장된 상기 병렬 데이터를 독출하는 (c)단계를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 처리방법.
  9. 제8항에 있어서, 상기 (a) 및 상기 (b) 단계가 수행될 때 상기 CPU로 공급되는 클락 신호를 차단하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 처리방법.
  10. 반도체 장치의 데이터 처리방법에 있어서,
    CPU가 전송할 병렬 데이터를 전송 어드레스를 이용하여 메모리에 저장하는 (a)단계; 및
    상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 상기 메모리로부터 독출된 상기 병렬 데이터를 수신하고, 상기 병렬 데이터를 송신하기 위하여 상기 병렬 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터를 출력하는 (b)단계를 구비하는 것을 특징으로 하는 비접촉 반도체 장치의 데이터 처리방법.
  11. 제10항에 있어서, 상기 (b)단계가 수행될 때 상기 CPU로 공급되는 클락 신호를 차단하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 처리방법.
  12. 데이터를 저장하기 위한 메모리, 데이터를 처리하기 위한 CPU, 및 범용 비동기 송수신기를 구비하는 반도체 장치에 있어서,
    DMA 모드에서, 상기 메모리와 상기 범용 비동기 송수신기는 상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 하위 어드레스에 기초하여 소정의 데이터를 주고받고,
    CPU 엑세스 모드에서, 상기 메모리와 상기 CPU는 상기 CPU에 의하여 생성된 어드레스에 기초하여 소정의 데이터를 주고받는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 반도체 장치는,
    상기 CPU로부터 출력된 상위 어드레스와 상기 범용 비동기화 송수신기로부터 출력된 상기 하위 어드레스에 기초하여 상기 범용 비동기 송수신기로부터 출력된 수신 데이터를 상기 메모리에 저장하는 것을 제어하거나, 상기 CPU에 의하여 생성된 전송 어드레스에 응답하여 상기 CPU가 전송할 송신 데이터를 상기 메모리에 저장하는 것을 제어하는 제어 회로 블록을 더 구비하며,
    상기 범용 비동기 송수신기는 수신된 수신 프레임을 상기 수신 데이터로 변환하고 이를 상기 제어회로 블록으로 출력하거나, 상기 상위 어드레스와 상기 하위 어드레스에 기초하여 상기 메모리로부터 독출된 상기 송신 데이터를 상기 송신 데이터를 포함하는 송신 프레임으로 변환하고 이를 출력하는 것을 특징으로 하는 반도체 장치.
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