KR20070034981A - 샘플링된 데이터 취득 시스템에서의 오프셋 제거를 위한프랙탈 시퀀싱 기법 - Google Patents

Abstract

본 발명은 샘플링된-데이터 아날로그 시스템 입력시에 오프셋 전압 성분들의 분리와 제거에 관한 것이다. 구체적인 예로, 상기 샘플링된 회로의 정상적인 동작동안 오프셋 분리와 제거가 수행될 것이다. 구체적인 실시예로, 상기 차분 적분기 단계에서 본 발명은 하나 이상의 차분 적분기 단계와 로직 알고리즘이 구현된 프론트-엔드 스위칭 망으로 결합된다. 동작중에, 상기 회로는 바람직하게는 각 단에 대한 많은 수의 샘플링을 수행할 것이고, 알고리즘과 상기 샘플링된 입력에 영향없이 상기 오프셋 전압을 제거하는 효과를 상기 샘플에 통합하는 것에 따라서 상기 샘플들의 역 인자들을 적용한다.

Description

샘플링된 데이터 취득 시스템에서의 오프셋 제거를 위한 프랙탈 시퀀싱 기법 {FRACTAL SEQUENCING SCHEMES FOR OFFSET CANCELLATION IN SAMPLED DATA ACQUISITION SYSTEMS}

본 발명은 일반적으로 델타-시그마 아날로그 디지털 변환기에 관한 것으로, 특히, 샘플링된 데이터 획득 시스템에서 샘플 신호 질의 개선에 관한 것이다.

아날로그/디지털 변환기(analog/digital;이하 AD라함)는 오늘날 소비자들에게 소비용 전자제품, 산업 응용품, 무기등에 폭넓게 사용되고 있다. 전형적으로, A/D 변환기는 아날로그 입력 신호를 수신하고 디지털 신호를 아날로그 입력 신호에 비례하여 출력하는 회로를 포함한다. 이 디지털 값을 전형적으로 평행 워드 혹은 직렬 디지털 비트 문자열의 형태이다. 전압 대 주파수변환, 전하 재분배, 델타 변조등과 같은 다양한 A/D 변환 기법이 있다. 전형적으로, 선택된 각각의 변환은 각각의 장점과 단점을 가지고 있다.

사용이 증가되는 것으로 보이는 A/D 변환기의 한 종류는 아날로그 전압이 델타-시그마 변조기에 입력되고 그 출력은 잡음을 제거하기 위해 필터링되는 델타-시그마 변조를 이용하는 것이다. 델타-시그마 변조기는 전형적으로 아날로그 입력에 비례하여 평균 진폭 초과 시간을 가지는 디지털 펄스로 아날로그 입력을 변환한다. 델타-시그마 변조는 종래의 델타 변조 기술에 비하여 높은 밀도와 넓은 동적 범위를 제공한다. 델타-시그마 변조는 종종 오버샘플된 변조기 구조에 참조되며 전형적으로 델타 변조의 초기 바람직하지 않은 두번째 순서효과로부터 영향을 받지 않는다.

일반적으로 델타-시그마 A/D 변환기, 아날로그 변조기, 및 디지털 필터의 두가지 중요한 요소가 있다. 아날로그 변조기는 아날로그 입력을 오버샘플링하여 디지털 출력을 만든다. 그러나, 일반적으로 모든 A/D 변환기는 설계 특유의 많은 노이즈원을 가지고 있다. 전형적인 델타-시그마 변조기에서는, 출력단 노이즈원과 입력단 노이즈원이 있으며, 이 출력 노이즈원은 양자화 잡음으로 인한 것이고 입력 노이즈원은 1/f노이즈로 인한 것이다. 또한, 정적 에러인 DC 오프셋으로부터 열적노이즈와 결정적인 에러가 생길 수도 있다. 저주파에서의 양자화 노이즈는 그 대부분이 고주파에 있는 것에 비하여 비교적 낮다. 이 고주파부의 노이즈는 디지털 도메인 로우 패스 필터도 필터링 될 수 있다. 그러나, 저주파 DC 오프셋과 1/f 노이즈는 로우패스 필터에 의해 필터링 될 수 없어, 이러한 효과는 전형적으로 신호 정보와 함께 필터를 통해 전달된다.

본 발명의 실시예와 그 장점의 보다 완벽한 이해는 첨부한 도면을 참조하여 설명되며, 여기서 동일한 참조부호는 동일한 특징을 가리킨다.

도 1은 본 발명에 따른 샘플링된 입력 신호에서 V_offset 성분을 제거하는 시스템의 블록도.

도 2a와 2b는 본 발명에 따른 샘플링된 아날로그 입력 신호에서 V_offset 성분을 제거하는 회로의 회로도.

도 3 내지 도 8은 본 발명에 따른 3번째 순서 적분기의 각 단에서 출력되어 시뮬레이션된 그래프를 나타낸 도면.

본 발명이 다양하게 변형될 수 있지만, 특정 실시예는 도면에 예로서 도시하고 설명되었다. 그러나, 여기에 기재된 특정 실시예는 본 발명을 특정 형태에 한정하는 것이 아니다. 그 대신에, 본 발표의 청구한 청구항에 정의된 본 발명의 정신과 범위 내에서 모든 수정물, 등가물, 대체물을 포함하는 것이다.

본 발명에 따르면, 샘플링된 입력 신호의 오프셋 전압 성분을 분리하여 제거하는 장치가 제공된다. 구체적인 실시예로, 이 장치는 바람직하게는 입력 신호를 수신하는 프론트 엔드 디바이스와, 상기 프론트 엔드 디바이스에 동작가능하게 결합되고 M^th 순서 적분기의 각 단에서 적어도 하나의 스위칭 피드백 커패시터를 포함한다. 또한, 구체적인 실시예에서 프론트 엔드 장치와 M^th순서 적분기에 결합된 컨트롤 로직을 더 포함할 수 있다. 이 컨트롤 로직은 바람직하게는 프랙탈 알고리즘으로 유도된 입력 신호 샘플링 시퀀스에 따라 입력 신호를 M^th순서 적분기가 적분하도록 지시함으로써, 입력신호의 오프셋 전압 성분은 입력 신호 샘플링 시퀀스 완료시 실질적으로 없어진다.

본 발명의 다른 측면에 있어서, 샘플링된 신호에서 오프셋 성분을 제거하는 시스템은 제공된다. 구체적인 실시예로, 이 시스템은 바람직하게는 적어도 두개의 스위칭 피드백 커패시터를 포함하는 적분기와 상기 적분기와 신호원에 결합된 제어회로를 포함한다. 상기 컨트롤 회로는 신호 방향의 변화에 응답하여 샘플링된 신호를 스위칭 피드백 커패시터가 통합할 수 있도록 선택적으로 동작하여 신호 방향의 변화를 샘플링된 신호의 통합 방향이 바뀌고 샘플링된 신호에 존재하는 오프셋 전압이 샘플링 시퀀스를 통해 동일한 방향으로 통합된다.

본 발명의 다른 측면에 있어서, M^th 순서 적분기에서 샘플링된 입력 신호의 오프셋 성분을 제거하는 방법이 제공된다. 구체적인 실시예로, 이 방법은 M^th 순서 적분기의 각 단에서 많은 수의 입력 신호 샘플을 획득하는 단계와, V_in+=(V_in+ V_offset) 또는 V_in- = ( V_in - V_offset )에 각 입력신호 샘플이 따르도록 프랙탈 시퀀스 오프셋 제거 알고리즘에 따라 상기 입력 신호 샘플에 역여링된 입력 신호의 V_offset성분이 샘플링 시퀀스의 완료시 없어지도록 d 인자를 받은 u입력 신호 샘플을 적분하는 단계를 더 포함한다.

구체적인 실시예로, 본 발명은 많은 처리 파라미터들에 무관하게 작동하는 능력과 추가적인 요구사항 없이 실질적으로 모든 샘플링된-데이터 아날로그 시스템에 적용할 능력을 제공한다.

구체적인 실시예로, 본 발명은 정상적인 회로 작동 동안, 신호 오프셋을 없애는 기술적인 장점을 제공한다.

구체적인 실시예로, 본 발명은 샘플링된-데이터 아날로그 시스템에서 1/f 노이즈를 줄이는 기술적인 장점을 제공한다.

본 발명의 추가적인 특징과 장점은 첨부한 도면을 참조하여 설명될 다음의 실시예로부터 명백할 것이다.

도 1 내지 도 5를 참조하여 바람직한 실시예와 그 장점이 이해될 것이다. 여기서, 동일한 부호는 동일한 부분을 지시하는 데 사용된다.

일 측면에 있어서, 본 발명의 바람직한 실시예는 입력 신호의 오프셋 성분을 분리하여, 입력 신호와의 간섭없이 오프셋 성분을 제거하도록 오프셋 성분에 특별한 처리를 행한다. 따라서, 본 발명의 바람직한 실시예에서, 바람직하게는 수행되는 두 가지 기능이 있다. 첫 번째 측면에 있어서, 본 발명의 바람직한 실시예는 전형적으로 샘플링된 입력 신호에 나타나는 오프셋 성분을 분리한다. 두 번째 측면에 있어서, 본 발명의 바람직한 실시예는 디바이스 회로에 의한 추가 처리를 위하여 샘플링된 신호를 남겨둔 채로 분리된 오프셋 성분을 효율적으로 제거한다.

먼저 도 1을 참조하면, 본 발명에 따른 샘플링된 입력 신호에 나타나는 V_offset성분(오프셋 전압성분)의 제거를 수행할 수 있는 시스템의 바람직한 실시예를 예시한 블록도를 나타낸다. 동작에 있어서, 도 1의 시스템(10)은 적어도 샘플링된 입력 신호가 조정, 해석 등의 활용을 위해 부가 회로로 전달되기 이전에 샘플링된 신호의 V_in(입력 전압)과 V_offset성분을 분리하여 V_offset 성분을 제거한다.

도 1에 도시한 것과 같이, V_offset 제거(10)를 수행할 수 있는 시스템의 바람직한 실시예는 입력 신호원(12)을 포함한다. 입력 신호원(12)은 바람직하게는 샘플링을 위한 아날로그 신호를 제공한다. 입력 신호원(12)은 전자 디바이스 통합 시스템(10)의 성분을 분리 할 수 있으며, 신호원은 시스템(10)에 포함되거나 그렇지 않으면 구현 될 수 있는 다른 성분과 분리, 구별된다. 또한, 입력 신호원으로부터 발생한 신호는 다른 신호, 연속적인 신호 뿐만 아니라, 다른 형태의 신호형태 일 수 있다.

입력 신호원(12)은 바람직하게는 프론트-엔드(14)에 동작가능하게 결합되고, 시스템(10)의 다른 부품에 결합될 수 있다. 프론트-엔드(14)는 바람직하게는 입력 신호 원(12)을 M번째 순서 적분기(16)에 결합한다. M번째 순서 적분기(16)는 시스템 (10)에 포함된 다른 장치에 디바이스에 결합 될 수도 있다. 프론트-엔드(14)는 다양한 형태를 취할 수 있다. 바람직한 실시예로, 프론트-엔드(14)는 입력 신호원(14)과 M번째 순서 적분기(16)에 효율적으로 결합되도록 구성된다. 또한, 바람직한 실시예로, 프론트-엔드(14)는 입력 신호 원(12)과 M번째 순서 적분기(16)로부터 이용 가능한 연결성 옵션을 확보하도록 구성 될 수 있다. 프론트 엔드(14)의 바람직한 실시예는 하기에 상세하게 기제되어 있다.

컨트롤 로직(18)은 바람직하게는 시스템(10)에 포함되고, 프론트-엔드(14)와 M번째 순서 적분기(16)에 동작가능하게 결합된다. 또한, 컨트롤 로직(18)은 시스템(10)의 다른 디바이스에 결합 될 수 있다. 컨트롤 로직(18)은 바람직하게는 프론트-엔드(14)와 M번째 순서 적분기(16)를 제어하여 V_offset 성분이 샘플링된 입력 신호로부터 분리되어 효율적으로 제거될 수 있다. 하기에 기재된 것과 같이, 컨트롤 로직(18)은 바람직하게는 입력 신호원(12)으로부터의 신호에 응답하여, 그에 따라 프론트-엔드(14)와 M번째 순서 적분기(16)의 다양한 측면을 작동한다.

바람직한 실시예로, 샘플링된 데이터 아날로그 블록에서의 입력 신호의 V_offset 성분의 분리는 도 2a와 2b를 참조하여 하기에 상세히 기술된 특별한 아날로그 회로 설계에 의해 수행된다. 동작에 있어서, 도 2a와 2b에 도시된 아날로그 회로 설계의 실시 예는 V_in+=(V_in + V_offset) 또는 V_in-=-(-V_in- + V_offset) = (V_in - V_offset) 의 샘플링된 신호를 가져온다. 한가지 측면에 있어서, 샘플링된 신호를 기재한 하나의 목적은 각 샘플링 주기에 대하여 두가지 양 V_in+과 V_in-을 함께 부가(또는 차감)하여 샘플링된 신호에서 V_offset 성분을 해제할 가능성을 만드는 것이다.

도 2a와 2b를 참조하면, 샘플링된 입력신호의 V_offset 성분이 해제되도록 동작하는 회로망의 바람직한 실시예가 도시되어 있다. 그러나, 샘플링된 입력 신호로부터 V_offset 성분을 분리하는 것이 가능한 다른 회로 망이나 실시예에서 가능하다. 도 2a와 2b에 도시된 회로(20)에 포함된 스위칭 커패시터 회로로, 고유한 전하 주입 효과가 관찰될 수 있지만, 다른 효과가 고려될 필요가 있다면, 이러한 효과가 결정론적이고 재현할 수 있으며 제거되는 V_offset 성분으로 다루어질 수 있다. 도 2a와 2b에서 도시한 것과 같이, 회로(20)는 단순-단계 미분 적분기로서 기술 될 수 있지만, 회로(20)에 영향을 주는 바람직한 알고리즘은 차분 신호를 필요로 하지 않는다.

도 1, 2a 및 2b에 도시한 것과 같이, 차분 입력 신호( V_in = V(IP) - V(IM)) 은 위상 P1에서 충전될 수 있다. 예를 들어, 위상 P1에서, 스위칭 커패시터 (22와 24)는 각각 V(IP)와 V(IM)에 결합되어, V_cm으로, 회로 망(20)에 포함될 V_cm공통 모드 전압원을 받는다. 그와 같이, 위상 P1에서, 스위칭 커패시터 (22와 24)는 각각(V(IP)-V_cm) 과 (V(IM) - V_cm)과 실질적으로 같은 전하로 나타날 수 있다. V_cm이 신호의 전송에 영향을 미치지 않기 때문에, 각각 V(IP)와 V(IM)으로 단순화될 수 있는, 위상 P1에서의 스위칭 커패시터(22와 24)에 배치된 부하는 위상 2에서 적분기(26)로 전달될 수 있다. 이러한 구성에서, 스위칭 커패시터(22및 24)와 스위치( 28, 30, 32, 34, 36, 38, 40, 42및 44)는 프론트-엔드 망(46)으로 총괄하여 참조될 수 있다. 바람직한 실시예로, 도 2a의 회로 프론트-엔드 망 (46)는 적분기 프론트-엔드의 하나의 가능한 구현이다. 이와 같이, 본 발명에 따르면, 프론트-엔드(46)는 실제 구현과는 무관하며, 즉 일반적으로 모든 프론트-엔드 스위칭 망이 호환 가능하다. 예시한 실시예에서, 비중복 위상은 보다 유연한 천이를 위하여 사용되지만, 다른 위상 타이밍 시나리오가 본 발명의 정신과 범위를 일탈하지 않고 사용될 수 있다.

도 2b의 적분기(26)에는 입력 신호의 방향 변화에 응답하여 피드백 커패시터(48과 50)를 절환 할 수 있는 제어회로 또는 회로(70)가 결합되어 있다. 입력 신호 방향에서의 이러한 변화는 역(inversion)이라고 한다. 역이 발생하면, V_offset을 얻은 방향을 유지하면서 샘플링된 신호가 통합되는 방향을 바꾸기 위하여 적분기(26)에 포함된 스위칭 피드백 커패시터(48과 50)가 바뀌거나 토글되도록 할 수 있다. 샘플링된 신호의 통합 방향만을 바꾸고 V_offset이 얻어진 방향을 유지함으로써, 오프셋은 샘플링된 입력 신호로부터 분리될 수 있다. 샘플링된 출력 신호에 대하여 V_in+ 나 V_in-을 얻기 위해서 신호가 샘플링된 "방향"이 신호 DIR(54)이다. 샘플링의 방향은 시스템에서 사용되는 제거 알고리즘에 주로 의존한다. 도 2a에 도시된 타이밍 도(56)는 본 발명의 제거 알고리즘의 바람직한 실시예에 따른 DIR 신호(54)와 SWAP 신호(52)를 나타낸다. 다른 구성이 여기에 개시된 내용에 따라 구현 될 수 있다.

도 2b에 도시한 것과 같이, 적분기(26)는 바람직하게는 스위칭 피드백 커패시터(48과 50)를 포함한다. 스위칭 피드백 커패시터(48)는 제 1단에서 op앰프(60)의 입력(58)에 제2단에서 op앰프 출력(62)에 결합된다. 스위치(64, 66, 68, 70, 72, 74 및 76)는 구현되는 V_offset제거 알고리즘에 따라, 스위칭 피드백 커패시터(48)를 충전, 작동, 중지, 방전하도록 바람직하게는 컨트롤 로직(78)과 함께 동작한다. 마찬가지로, 스위칭 피드백 커패시터(50)는 바람직하게는 제1단에서 op앰프(60)의 입력(80)에, 제 2단에서 op앰프 출력(82)에 결합된다. 스위치(84, 86, 88, 90, 92, 94 및 96)은 적어도 구현되는 V_offset제거 알고리즘에 따라 스위칭 피드백 커패시터(50)를 충전, 방전, 작동, 중지시키도록 바람직하게는 컨트롤 로직(78)과 함께 동작 한다. 도 2b에 도시한 것과 같이, 적분기(26)에 포함된 스위치는 일정 수준의 상호 의존성 및/또는 협동성을 포함할 수 있다. 적분기(26)의 출력(98과 100)은 M번째 순서 적분기 시스템의 다음 적분기뿐만 아니라(여기서 M>1), 회로(20)를 포함하는 전자장치의 다른 부품 또는 디바이스에 결합 될 수 있다.

도 2b에 도시한 적분기(26)의 중요한 측면은, 샘플링된 신호로부터 V_offset을 분리하도록 구성된 커패시터가 바뀌거나 절환되는 증폭기 피드백이다. 일반적으로 예시된 망의 형태는 많은 스위치들을 추가하지 않으며, 스위치에 대한 제어 신호가 생성 및 관리되기 수월하다. 스위칭 피드백 커패시터(48과 50)이 바뀔 때 예시한 망의 형태에서 관찰될 수 있는 단점은, 스위치(64, 66, 84 및 86)에서 흐르는 전하 주입 효과이다. 그러나, 전형적으로 증폭기의 입력에서의 스위치만 어떤 전하주입 효과의 값을 계산하는 데 고려될 필요가 있다. 또한, 이 전하주입 효과는 스위칭 커패시터 회로에 존재하는 것으로 알려져 있으며, 적절한 스위치망 형태의 선택을 통해 최소화될 수 있다.

V_in+와 V_in-를 아날로그 시스템에서 샘플링하는 능력을 갖기 위해서는 V_offset을 효율적으로 제거하는 알고리즘이 필요하다. ε+=1 과 ε-=-1을 정의하고 V_in+/-=V_in + ε_+/- * V_offset을 재기록 함으로써 알고리즘의 정의가 시작될 수 있다. 그리고, 값

ε_+/-은 대응하는 샘플에 대한 역 인자로써 정의될 수 있다. 바람직한 실시예로, 입력 신호 샘플링 동안 +1과 -1(역)간의 역을 바람직하게는 V_offset제거 알고리즘이 전환 할 것이다.

제1 적분기 시스템에서, 단순 V_offset제거 알고리즘이 구현될 수 있다. 이러한 알고리즘에서, 역 인자는 모든 신호 샘플에 대하여 토글되거나 바뀔 것이다. 샘플의 수 N이 짝수라면, 통합된 출력 데이터는 실질적으로 N*V_in과 같아야 한다.

그러나, 이러한 단순한 알고리즘은 결점을 가져올 수 있다. 예를 들어, V_offset을 제거하기 위하여, 샘플수는 일반적으로 짝수이어야 한다. 게다가, 이러한 알고리즘은 매우 제한된 첫번째 순서 적분기에서만 작동할 것이다. 또한, 다중 첫번째-순서 적분기는 V_offset이 효과적으로 제거되지 않은 것으로 보이는 N(N+1)/2*V_in + (N/2)*V_offset과 같은 제2순서에서 적분된 데이터의 출력을 망의 형태가 만들도록 하는데 실패한다.

본 발명에 따르면, 각 샘플을 정의하는 역 인자들의 프랙탈 시퀀스에 기반으로 한 알고리즘이 제공된다. 일 측면에 있어서, 예시적인 V_offset 제거 알고리즘의 프랙탈 특성은 상기 시스템에서의 통합 순서에 적용될 수 있는 샘플링과 역 시퀀스를 제안함으로써 초퍼 알고리즘의 주된 제한중에 하나를 지정한다. 이들 시퀀스들의 특징은 일반적으로 연결성을 포함하며, 즉 시퀀스를 연결하고 V_offset 사인을 제거하는데 문제가 되지 않는다. 다시 말해서, 역 시퀀스 순서에서 얻어진 같은 결과는 복잡성을 증가시키고, V_offset은 모든 샘플, 즉 샘플링 시퀀스의 끝에서 제거되지 않을 것이다.

시퀀스의 최소 크기, 즉 최소 샘플수는 시스템의 순서에 의존하도록 수학적으로 보여질 수 있고, 2^M과 같으며 여기서 M은 아날로그 시스템의 순서를 나타낸다. 시퀀스의 사인을 제외하고, 최소 시퀀스에서 실질적인 고유성이 있다. 그 예로, 최소한의 시퀀스는

···방정식1

로서 정의 될 수 있으며, 여기서 ε[k,M]은 M^th 순서 시스템에 대한 K^th샘플 역 인자이다. 방정식(1)로 정의된 역 인자들의 시퀀스로, V_out에서 V_offset의 영향을 나타내는 함수를 실질적으로 0으로 가정하면, V_offset은 2^M 번째 샘플들의 끝에서 제거될 수 있다.

방정식 1이 복소수를 나타내지만, 이 시퀀스는 상당히 간단하다. 예를 들어, 첫번째 순서 시스템에서, 상기 시퀀스는 (+-)로 표현될 수 있는 (+1)과 (-1)이 다. 몇가지 측면에 있어서, 첫번째 순서 시스템은 실질적으로 초퍼 알고리즘과 유사하고, 이 프랙탈 시퀀스는 초퍼 알고리즘의 일반화로서 정의될 것이다. 상기에서 유도된 것과 같이, 이 알고리즘에서 얻은 프랙탈 룰은 다음과 같이 기재될 수 있다:

Sequence(M+1) = (sequence(M)inverted sequence(M)) ···방정식 2

두번째 순서 시스템 예에서 방정식 2를 이용하면, 첫번째 순서 시스템의 프랙탈 룰이 적용되어(+ -)가 상기에 기술된 첫번째 순서 시퀀스인 ((+ -))(- +))을 유도한다. 세번째 순서 예에서, 상기 룰의 적용은 ((+ - - +)(- + + -))의 프랙탈 시퀀스를 가져 온다. 이러한 시퀀스의 프랙탈 특성으로, 본 발명은 모든 증폭기를 의미하는 모든 적분 순서에 대하여 구현될 수 있다. 만약 매우 정확한 시스템이나 프론트-엔드 이득이 중요하지 않은 시스템을 찾는다면, 이 구성에서는, 시스템의 모든 적분기로부터 V_offset이 제거될 수 있다. 이와 같이, 시스템이 더 많은 V_offset 입력을 유도하는 각 단에서 낮은 이득으로 많은 단계를 갖는 경우, 본 발명은 실질적인 장점을 제공한다. 상기에 기술된 것과 같이, 본 발명의 망의 형태는 각 단에서 차분 전하 주입을 추가할 수 있지만, 이러한 전하 주입 효과는 적절한 스위칭 회로 선택으로 최소화 될 수 있다.

본 발명의 프랙탈 시퀸싱은 많은 장점을 포함한다. M번째 순서 시스템에서, V_offset은 체인의 모든 순서의 출력에서 실질적으로 없어진다. 본 발명의 프랙탈 시퀸싱의 반복성은 자동 0점조정 기법으로 작용하며, 1/f 노이즈 감소에 기여한다. 또한, 시퀀스에 요구되는 모든 샘플 수는 동일한 발명내에 있을 수 있다. 예를 들면, 각단에서 3개의 샘플을 갖는 두번째 순서 시퀀스에 대하여, 이 시퀀스((+ + +)(- - -)(- - -)(+ + +)는 V_offset을 없애는데 사용될 수 있다. 일 측면에 있어서, 이러한 시퀀싱은 덜 빈번한 역으로 인한 두번째 순서 전하 주입 효과를 감소시킬 수 있지만, 1/f 저감 손실은 역없이 너무 많은 샘플을 보충함으로써 영향 받을 수 있다. 2^M의 배수가 되어야만 하는 샘플 수에 작은 제한이 있지만, 이것은 샘플링된-데이터 아날로그 시스템의 경우에 매우 빈번하다. 이들 시퀀스의 유도체는 2^M 개이상의 모든 짝수에 시퀀스를 적용하여 식별할 수도 있다. V_offset은 이들 최소한의 시퀀스를 구현함으로써 체인 출력마다 없앨 수 있지만, 2^M 샘플들의 배수는 얻기 쉬울 것이다. 그러한 경우에, 최소한의 시퀀스에 대한 우선순위 고려는 출력에서 V_offset을 없애는 유도체와 비교되지만, 상기 체인의 모든 출력에서 반드시 제시되지는 않으며, 예를 들어, 두번째 순서 시퀀스((+ - +)(- - -))는 제1단이 아니라 제2단의 출력에서 V_offset을 없애지 않을 것이다.

그러나, 본 발명은 다른 회로를 갖는 연속적인 시스템에서 구현되는 동작에서 적용 될 수 있다. 다른 회로 망의 형태를 필요로 함에도 불구하고, 상기에 기술된 시퀀스와 수학적인 이론들은 연속적인 시스템에 적용되며, 효과적으로 V_offset을 없앨 수 있는 연속적인 프랙탈 함수들이 유도될 수 있다. 연속적인 델타-시그마 변조기와 같은 연속적인 시스템에 있어서, V_offset을 효율적으로 없애는데 필요한 샘플수에 관한 제한은 없어진다. 연속적인 시간 시스템에서 시퀀스 역 인자들은 도 2a의 컨트롤 로직(78)에서 설명된 XOR 게이트에 이은 카운터로부터 유도될 수 있는 디지털 비트 스트림으로 구현 될 수 있다. 이러한 구현은 직접적으로 구현 될 수 있으며, 실질적으로 저비용이 든다.

도 3 내지 8을 참조하면, 본 발명에 따른 3번째 순서 시스템의 각 단의 출력을 도시한 그래프를 나타낸다. 도 3 ,4 및 5의 y-축은 각 단의 출력에서 통합된 V_offset의 양을 나타낸다. x축은 샘플수를 나타낸다. 도 3의 제 1단계와 관련된 약간의 불연속성, 대략 두 시간의 V_offset은 역 망의 형태에 기여할 수 있으며 일반적으로 오프셋 제거를 방해하지 않는다. 도 6, 및 8의 y축과 x축은 V_signal과 샘플수를 각각 나타낸다.

도 3, 도 4 및 5는 동일한 역 인자로 정의된 패킷당 10개의 샘플과 세번째 시퀀스로 수학적으로 시뮬레이션된 변조기 루프에서, 세번째 적분기의 제1, 제2 및 제3단에서 V_offset의 플롯을 나타낸다. 마찬가지로, 도 6, 7,및 8은 각각 3번째 적분기의 제1, 제2 및 제3단에서 V_signal의 플롯을 예시한다. 도 3, 4, 및 도 5와 도 6, 도 7, 및 도 8을 각각 비교하면, 본 발명에 따른 V_signal의 적분과 V_offset의 대응하는 분해 혹은 제거를 볼 수 있다.

요약하면, 본 발명은 연속적인 시간 시스템을 포함하는, 모든 순서의 시스템에서 본 기술을 이용하는 능력을 제공하면서, 초퍼 알고리즘의 많은 이점을 제공한다. 구체적으로, 본 발명의 구현은 하나의 구현시에서, 부품 크기와 단순한 구조, 하나의 카운터, 몇개의 스위치와 게이트를 거의 증가시키지 않는다. 또한, 본 발명은 "작동중인" 오프셋 제거는 시간 소비적인 오프셋 계산 사용자가 자유롭게 볼 수 있도록 한다. 이와 같이, 오프셋 측정이 필요한 시스템, 특히 측정에 상당한 양의 시간 소모를 필요로 하는 시스템에 값이 추가될 수 있다. 또한, 본 발명은 유연한 알고리즘, 1/f 노이즈 저감, 및 스위칭 커패시터 시스템에 속하는 공지된 전하 주입 효과를 제외한 이차 효과를 제공한다.

따라서, 본 발명은 상기 목적을 수행하고 언급한 목적 및 장점 뿐만 아니라, 여기에 속하는 것도 달성할 수 있다. 본 발명이 구체적인 실시예를 묘사되고, 기술되어지는 동안, 본 발명의 구체적인 실시예를 참조하여 도시, 기재 및 정의되어 있지만, 이러한 참조는 본 발명을 한정하지 않고, 그러한 한정을 내포하지도 않는다. 본 발명은 이 기술분야의 당업자에 의해 창안될 수 있는 형태와 기능에 있어서의 수정물, 변형물 및 등가물이 가능하다. 본 발명의 실시예는 단지 예시일 뿐, 본 발명의 범위를 한정하지 않는다. 결과적으로, 본 발명은 모든 측면에 있어서 모든 인식범위를 제공하는 첨부한 청구항의 정신과 범위에 의해서만 한정되어야 한다.

Claims (21)

1. 샘플링된 입력 신호의 오프셋 전압 성분을 분리하여 제거하는 장치로서:

   입력 신호를 받는 프론트 엔드 디바이스;

   상기 프론트 엔드 디바이스에 동작가능하게 결합되어 있고, 각 단에서 적어도 하나의 스위칭된 피드백 커패시터를 포함하는 M^th 순서 적분기; 및

   상기 프론트 엔드 디바이스와 상기 M^th 순서 적분기에 동작가능하게 결합되어 있고, 프랙탈 알고리즘으로 유도된 입력 신호 샘플링 시퀀스에 따라 상기 입력 신호를 상기 M^th 순서 적분기가 통합하도록 명령하여 상기 입력 신호의 오프셋 전압 성분을 상기 입력 신호 샘플링 시퀀스의 완료시 제거하는 컨트롤 로직을 포함하는 것을 특징으로 하는 장치.
2. 제 1항에 있어서, 상기 컨트롤 로직은 시퀀스(M+1)= (시퀀스(M)) 역 시퀀스(M))의 역 시퀀스와 근접하는 M^th 순서 적분기에서 샘플링 시퀀스를 실시하도록 하며, 여기서 (M=1)에 대한 역시퀀스는 (+1 -1)인 것을 특징으로 하는 장치.
3. 제 1항에 있어서, 상기 컨트롤 로직은 적어도 2^M 샘플을 포함하는 M^th 순서 적분기에서 샘플링 시퀀스에 영향을 주도록 하며, 여기서 M은 적분기의 순서인 것을 특징으로 하는 장치.
4. 제 1항에 있어서, 상기 M^th 순서 적분기의 각 적분기 단은 연산 증폭기를 가지며,

   상기 연산증폭기는 첫번째 입력과 그 출력 사이에 결합된 제 1 스위칭 피드백 커패시터와, 두번째 입력과 그 출력 사이에 결합된 제 2 스위칭 피드백 커패시터를 포함하는 것을 특징으로 하는 장치.
5. 제 1항에 있어서, 프론트-엔드에 결합된 M^th 순서 차분 적분기; 및

   상기 프론트-엔드에 결합되고, 샘플링을 위하여 상기 M^th 순서 차분 적분기에 차분 입력신호를 제공하는 차분 입력 신호원을 더 포함하는 것을 특징으로 하는 장치.
6. 제 1항에 있어서, 상기 제어 로직은 상기 입력 신호의 방향 변화에 응답하여 하나 이상의 스위칭 피드백 커패시터를 선택적으로 동작시키는 것을 특징으로 하는 장치.
7. 제1항에 있어서, 상기 M^th 순서 적분기에 결합되고, 실질적으로 연속적인 입력 신호를 수신하는 델타-시그마 변조기를 더 포함하는 것을 특징으로 하는 장치.
8. 샘플링된 신호에서 오프셋 성분을 제거하는 시스템으로서:

   적어도 2개의 스위칭 피드백 커패시터를 포함하는 적분기; 및

   상기 적분기와, 상기 적분기에서 샘플링될 신호를 제공하는 신호원과 결합되어 있고, 신호 방향의 변화에 응답하여 상기 샘플링된 신호를 스위칭 피드백 커패시터가 통합하는데 사용되도록 선택적으로 동작하여 상기 샘플링된 신호의 통합 방향이 신호 방향의 변화로 바뀌어 상기 샘플 신호에 존재하는 오프셋 전압이 샘플링 시퀀스를 통해 동일 방향에서 통합되도록 하는 제어회로를 포함하는 시스템.
9. 제 8항에 있어서, 상기 제어회로는 시퀀스(M+1) = (시퀀스(M) 역 시퀀스(M))와 실질적으로 같은 입력 신호 샘플링 역 시퀀스를 실시하는 것을 특징으로 하는 시스템.
10. 제 9항에 있어서, (M=1)에 대한 역 시퀀스는 (+1 -1)인 것을 특징으로 하는 시스템.
11. 제 10항에 있어서, 상기 시스템은 적어도 2^M 샘플(여기서 M은 시스템의 순서)의 최소 시퀀스에 따라 상기 신호원으로부터의 신호를 샘플링하는 것을 특징으로 하는 시스템.
12. 제 8항에 있어서, M > 1 인 M^th 순서 적분기를 더 포함하는 것을 특징으로 하는 시스템.
13. 제 12항에 있어서, M=3인 M^th 순서 적분기를 더 포함하는 것을 특징으로 하는 시스템.
14. 제 8항에 있어서, 상기 신호원을 상기 적분기에 결합하는 프론트-엔드를 더 포함하는 것을 특징으로 하는 시스템.
15. 제 14항에 있어서, 델타-시그마 변조기를 포함하는 프론트-엔드를 더 포함하는 것을 특징으로 하는 시스템.
16. 제 8항에 있어서, 상기 적분기는 적어도 하나의 OP 앰프와, 각 OP 앰프의 제 1 입력단과 OP 앰프 출력 사이에 그리고 각 OP 앰프의 제 2 입력단과 OP 앰프 출력 사이에 결합된 스위칭 피드백 커패시터를 포함하는 것을 특징으로 하는 시스템.
17. M^th 순서 적분기 시스템에서 샘플링된 입력 신호의 오프셋 성분을 제거하는 방법으로,

    M^th 순서 적분기의 각 단에서 많은 수의 입력 신호 샘플을 획득하는 단계;

    각 입력 신호 샘플이 V_in+=(V_in+ V_offset) 또는 V_in- = ( V_in - V_offset )에 따르도록 프랙탈 시퀀스 오프셋 제거 알고르즘에 따라 상기 입력 신호 샘플에 역 인자를 적용하는 단계; 및

    상기 샘플링 시퀀스의 완료시 상기 샘플링된 입력 신호의 V_offset 성분들이 제거되도록 상기 역 인자를 가한 상기 입력 신호 샘플을 통합하는 단계를 포함하는 것을 특징으로 하는 방법.
18. 제 17항에 있어서, 적어도 2^M 입력 신호 샘플(여기서, M은 시스템의 순서)을 획득하는 단계를 더 포함하는 것을 특징으로 하는 방법.
19. 제 17항에 있어서,

    (여기서, ε[k,M]은 M^th 순서 시스템에 대한 k^th 샘플 역 인자)

    를 기초로 상기 샘플링된 입력 신호에 적용가능한 상기 역 인자를 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
20. 제 19항에 있어서, 시퀀스(M+1) = (시퀀스(M) 역 시퀀스(M))에 따라 역 인자의 프랙탈 시퀀스 룰을 실시하는 단계를 더 포함하며, 여기서 (M=1)에 대한 역 시퀀스는 (+1 -1)인 것을 특징으로 하는 방법.
21. 제 17항에 있어서, 상기 프랙탈 시퀀스 오프셋 제거 알고리즘의 역 인자를 연속 입력 신호에 적용하는 단계를 더 포함하는 것을 특징으로 하는 방법.