KR20160090796A

KR20160090796A - 메인 클록의 높은 정밀 발진기

Info

Publication number: KR20160090796A
Application number: KR1020167010705A
Authority: KR
Inventors: 필리페 데발; 가브리엘 벨리니; 패트릭 베썩스; 프란체스코 마질리
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2013-11-27
Filing date: 2014-11-26
Publication date: 2016-08-01
Also published as: CN105580277B; TWI628917B; WO2015081241A1; TW201535979A; EP3075076B1; CN105580277A; US9509321B2; EP3075076A1; US20150146832A1

Abstract

클록 발진기는: 고속 클록 신호를 발생시키고 디지털 트리밍 기능부를 포함하는 고속 발진기; 클록 입력부에서 상기 고속 클록 신호를 수신하는 카운터; 로우 드리프트(low drift)를 갖고 상기 카운터를 제어하는 타임 베이스 - 상기 카운터는 기준 값과 카운터 값 간의 차이 값을 발생시킴; 및 상기 차이 값을 수신하고 상기 고속 발진기에 트리밍 데이터를 제공하는 디지털 적분기를 포함한다.

Description

메인 클록의 높은 정밀 발진기{MAIN CLOCK HIGH PRECISION OSCILLATOR}

관련 출원에 대한 상호 참조

본 출원은 2013년 11월 27일 출원된 미국 가출원 번호 61/909,632 호의 우선 이익을 주장하며, 상기 미국 가출원은 여기에 완전히 설명된 것처럼 그 전체가 본 출원에 참조로 통합된다.

기술 분야

본 개시는 클록 발진기에 관한 것으로, 특히 메인 클록의 높은 정밀 발진기에 관한 것이다.

외부 구성요소를 필요로 하지 않는 집적된 발진기 회로망을 갖는 집적 회로들은 정밀도가 높게 설계하기가 어렵다. 예를 들면, 내부 발진기들을 갖는 일부 회로들은 교정 후 온도에 걸쳐 ±1%의 정밀도를 달성할 수 있다. 하지만, 보다 높은 정밀도가 필요할 때에는, 외부 크리스털 또는 클록 복구가 각자의 정밀도를 달성하는데 필요하다.

예를 들면, 컨트롤러 영역 네트워크 버스는, 호스트 컴퓨터 없이 디바이스들을 통신할 수 있게 하는 원래 차량용으로 설계된 버스 표준이다. 표준 향상은 유연한 데이터 속도를 갖는 CAN(CAN with Flexible Data Rate; CANFD)으로서 알려져 있다. 하지만, CANFD 표준은 향상된 정밀도를 필요로 한다. 특히, 필요한 정밀도는 0.4% 정도일 수 있다. 이러한 높은 정밀도를 갖는 이들 또는 다른 표준들/애플리케이션들을 구현하는 집적 디바이스들은 외부 구성요소들을 필요로 할 수 있거나, 또는 필요한 정밀도를 달성하기 위해 향상된 회로망을 필요로 할 수 있다.

따라서, 디지털 시스템용 향상된 클록 발진기가 필요하다.

다양한 실시예들에 따르면, 공급 전압과 -40 내지 160℃에 걸쳐 0.2%보다 작은 주파수 편차를 갖는 고정밀 발진기, 예를 들어 40 MHz 발진기가 제공된다. 이를 위해, 부정확하지만 매우 낮은 드리프트 타임 베이스가 디지털 제어 발진기의 시간 기준부로서 사용된다. 다양한 실시예들에 따르면, 부정확한 타임 베이스가 매우 정밀한 클록 발진기의 서보-루프(servo-loop)를 모니터링하기 위한 기준 타임베이스로서 사용된다. 실시예들에 따른 클록 발진기는: 고속 클록 신호를 발생시키고 디지털 트리밍 기능부를 포함하는 고속 발진기; 클록 입력부에서 상기 고속 클록 신호를 수신하는 카운터; 로우 드리프트(low drift)를 갖고 상기 카운터를 제어하는 타임 베이스 - 상기 카운터는 기준 값과 카운터 값 간의 차이 값을 발생시킴; 및 상기 차이 값을 수신하고 상기 고속 발진기에 트리밍 데이터를 제공하는 디지털 적분기를 포함한다.

일부 실시예들에 따르면, 상기 기준 값은 OTP 코드에 의해 영구적으로 저장된다. 일부 실시예들에 따르면, 상기 타임 베이스는 RC 타임 베이스이다. 일부 실시예들에 따르면, 상기 타임 베이스는 상기 카운터에 의해 리셋된다. 일부 실시예들에 따르면, 상기 카운터는 인에이블 입력부에서 타임 베이스 출력을 수신하도록 구성된다. 일부 실시예들에 따르면, 상기 기준 값은 타임 베이스의 지속시간의 추정값이다. 일부 실시예들에 따르면, 상기 트리밍 데이터는 상기 차이 값과 이전의 주기 트리밍 데이터를 나타낸다. 일부 실시예들에 따르면, 상기 카운터는 업 다운 카운터이다.

실시예들에 따른 집적 회로는: 시간 기준 값을 발생시키는 타임 베이스 회로; 상기 시간 기준 값을 수신하고, 그리고 상기 시간 기준 값의 지속시간에 따라 발생하는 HF 클록 펄스들의 카운트 수와 교정 수 간의 차이 값에 근거하여 에러 신호를 발생시키도록 구성되는 카운터; 상기 에러 신호에 근거하여 트리밍 기능을 발생시키도록 구성되는 디지털 적분기; 및 상기 트리밍 기능을 이용하여 제어 가능한 그리고 HF 클록 펄스들을 상기 카운터에 제공하도록 구성되는 고속 발진기를 포함한다.

일부 실시예들에 따르면, 상기 에러 신호는 상기 시간 기준 값의 지속시간에 따라 발생하는 상기 HF 클록 펄스들의 수와 프로그램 가능한 교정 코드 간의 차이 값에 근거한다. 일부 실시예들에 따르면, 상기 프로그램 가능한 교정 코드는 일회성(one time) 프로그램 가능 메모리에 저장된다(일회성 프로그램 가능 교정 코드). 일부 실시예들에 따르면, 상기 프로그램 가능한 교정 코드는 비휘발성 재기록 가능 메모리에 저장된다. 일부 실시예들에 따르면, 상기 타임 베이스 회로는 로우 드리프트 RC 회로를 포함한다. 일부 실시예들에 따르면, 상기 타임 베이스 회로는 워치 크리스탈(watch crystal)을 통해 제공될 수 있다. 일부 실시예들에 따르면, 상기 프로그램 가능한 교정 코드는 상기 로우 드리프트 RC 회로에 의해 제공되는 타임 베이스(기준 값)의 지속시간을 나타낸다. 일부 실시예들에 따르면, 상기 프로그램 가능한 교정 코드는 32.768 KHz 워치 크리스탈의 한 주기의 지속시간을 나타낸다. 일부 실시예들에 따르면, 상기 프로그램 가능한 교정 코드는 저가(low cost) 크리스탈의 m개의 주기들(전형적으로 4MHz 크리스탈의 128 주기들)의 지속시간을 나타낸다. 일부 실시예들에 따르면, 상기 시간 기준 값은 로우 드리프트 RC 회로의 출력부의 단일 사이클에 근거한다. 일부 실시예들에 따르면, 상기 시간 기준 값은 로우 드리프트 RC 회로의 출력부의 복수의 사이클들에 근거한다. 일부 실시예들에 따르면, 상기 시간 기준 값은 32.768 KHz 워치 크리스탈의 단일 주기에 근거한다. 일부 실시예들에 따르면, 상기 시간 기준 값은 32.768 KHz 워치 크리스탈의 복수의 주기들에 근거한다. 일부 실시예들에 따르면, 상기 시간 기준 값은 상기 카운터를 인에이블하도록 구성된다. 일부 실시예들에 따르면, 상기 에러 코드 크기는 영역을 절약하기 위해 제한될 수 있다. 일부 실시예들에 따르면, 상기 에러 코드의 최상위 비트(MSB)들은 튜닝 시간을 줄이기 위해 상기 적분기의 입력부에서 시프트될 수 있다. 일부 실시예들에 따르면, 비트 웨이트(bit weight)에 따라 다른 시프트가 적용될 수 있다. 일부 실시예들에 따르면, 상기 HF 발진기는 최종 HF 출력 주파수의 배수(multiple)로 동작할 수 있다.

실시예들에 따른 방법은: 타임 베이스에 근거하여 시간 기준 값을 발생시키는 것; HF 발진기가 HF 클록을 제공하는 것; 상기 시간 기준 값의 지속시간 동안 HF 클록 펄스들을 카운트하는 것; 상기 시간 기준 값의 지속시간의 상기 HF 클록 펄스 카운트와 교정 신호에 근거하여 에러 신호를 발생시키는 것; 상기 에러 신호에 근거하여 트리밍 코드를 발생시키는 것; 그리고 상기 트리밍 신호를 사용하여 고속 발진기를 제어하는 것을 포함한다.

일부 실시예들에 따르면, 상기 교정 신호는 상기 시간 기준 값의 추정된 에러를 나타내는 일회성 프로그램 가능 신호이다. 일부 실시예들에 따르면, 상기 시간 기준 값은 로우 드리프트 RC 회로를 사용하여 생성된다. 일부 실시예들에 따르면, 상기 시간 기준 값은 상기 로우 드리프트 RC 회로의 출력의 단일 사이클을 입력으로서 수신하는 단일 비교기를 사용하여 생성된다. 일부 실시예들에 따르면, 상기 시간 기준 값은 상기 시간 기준 값의 지속시간을 카운트하기 위한 카운터의 인에이블 입력부에 입력된다.

본 개시의 이들 측면들 및 다른 측면들은 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 잘 인식되고 이해될 것이다. 하지만, 다음의 설명은, 본 개시의 다양한 실시예들 및 이들의 다수의 특정 세부 사항들을 나타내지만, 예시로서 주어지고 한정하고자 하는 것이 아니라고 이해해야 한다. 많은 대체들, 수정들, 추가들 및/또는 재배열들이 본 개시의 사상을 벗어나지 않고 본 개시의 범위 내에서 행해질 수 있으며, 본 개시는 모든 이러한 대체들, 수정들, 추가들 및/또는 재배열들을 포함한다.

본 명세서에 첨부되고 본 명세서의 일부를 형성하는 도면들은 본 개시의 특정 측면들을 묘사하기 위해 포함된다. 도면들에 도시된 특징들은 반드시 실척으로 도시된 것은 아님을 유의해야 한다. 본 개시 및 그 이점들은 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이며, 도면들에서 동일한 참조 번호들은 동일한 특징들을 가리킨다.
도 1은 실시예들에 따른 시스템을 도시한 도면이다.
도 2a 및 도 2b는 실시예들의 예시적인 동작을 도시한 도면이다.
도 3a 및 도 3b는 실시예들의 예시적인 동작을 보다 상세하게 도시한 도면이다.
도 4a 내지 도 4c는 실시예들에 따른 비트 시프팅(bit shifting)을 도시한 도면이다.
도 5는 실시예들에 따른 크리스털 시계 클록(crystal watch clock)의 사용을 도시한 도면이다.

본 개시 및 그의 다양한 특징들 및 유리한 세부 사항들은, 첨부 도면들에 도시되고 이하 상세하게 설명된 예시적인 - 그러므로 비제한적인 - 실시예들을 참조하여 보다 상세하게 설명된다. 그러나, 상세한 설명 및 특정 예들은 바람직한 실시예들을 나타내기는 하지만, 예시로서만 주어지고 한정하고자 하는 것은 아니라고 이해해야 한다. 알려져 있는 프로그래밍 기술들, 컴퓨터 소프트웨어, 하드웨어, 운영 플랫폼들 및 프로토콜들의 설명들은 상세한 본 개시를 쓸데없이 애매하게 하지 않도록 생략될 수 있다. 기본적인 발명 개념의 사상 및/또는 범위 내의 다양한 대체들, 수정들, 추가들 및/또는 재배열들은 본 개시로부터 이 기술분야의 당업자들에게 명백하게 될 것이다.

이제 도면들을 보면, 특히 도 1에는 다양한 실시예들에 따른 온-칩(on-chip) 발진기의 블록도가 도시되어 있다. 온-칩 발진기는 40 MHz 내부 발진기로서 구현될 수 있으며, CAN 또는 CANFD와 같은 애플리케이션들에서 5 Mbps 통신을 달성하는데 사용될 수 있다. CANFD 표준은 -40℃ < Temp < 150℃의 동작 온도 범위와 그것의 특정 공급 전압 범위에 걸쳐 그의 내부 발진기의 ±0.4% 정확도를 필요로 한다. 하지만, 필요한 정확도의 이러한 예가 CANFD 표준에 적용될 수 있지만, 다른 파라미터들은 다른 애플리케이션들에 적용될 수 있음에 유의한다. 따라서, CANFD 요구사항들은 단지 전형적인 애플리케이션을 설명하기 위해 개시된다.

도시된 실시예에서, 온-칩 발진기(100)는 로우 드리프트 타임 베이스(low drift time base)(106), 카운터/동기화 유닛(102), 디지털 적분기(108), 및 고속 디지털 발진기(110)를 포함할 수 있다. 카운터(102)는 동기화 유닛(104)을 포함할 수 있거나 동기화 유닛(104)과 통신할 수 있으며, 고속 디지털 발진기(110)는 디지털-아날로그 컨버터(DAC)(112)를 포함하거나 디지털-아날로그 컨버터(DAC)(112)와 통신할 수 있다.

도시된 예에서, 고주파 디지털-제어 발진기(digitally-controlled oscillator; DCO)로서 구현될 수 있는 고속 디지털 발진기(110)는 카운터/동기화 유닛(102)의 클록 입력부에 공급되는 출력 신호(Fosc)를 발생시킨다. 카운터/동기화 유닛(102)은 로우 드리프트 타임 베이스(106)의 출력(Tref)에 의해 인에이블되는 디지털 감쇠계(decrementer)/카운터를 구현한다. 이하에서 더욱 상세히 설명되는 바와 같이, 로우 드리프트 타임 베이스(106)는 매우 낮은 드리프트를 갖는 내부의 저주파 RC 타임 베이스로서 구현될 수 있다. 여기서 "매우 낮은 드리프트"는 일부 실시예들에서, -40℃ 내지 150℃의 전체 동작 온도 범위와 동작 전압 공급 범위에 걸쳐 RC 타임 베이스의 +/- 0.2%의 최대 드리프트(변화)로 정의된다. +/- 0.2%의 이 최대 허용 드리프트는 중심 주파수의 +/- 0.2%의 교정 정확도를 고려하여, 0.4%의 최대 총 에러를 부여한다(0.2% 교정 + 0.2% 드리프트). +/- 0.2%의 이 최대 허용 드리프트는 RC 타임 베이스에 대한 20 ppm/℃의 최대 드리프트를 야기한다(ppm은 백만분의 일(parts per million)이다). 적절히 낮은 드리프트는 RC 시정수를 구축하기 위해 PIP(폴리 절연체 폴리), MIP(금속 절연체 폴리), 또는 MIM(금속 절연체 금속) 커패시터와 TFR(박막 저항기)과 같은 고정밀도 저항기를 이용하여 달성될 수 있다.

동기화 유닛(104)은 로우 드리프트 타임 베이스(106)를 리셋하기 위해 Tref 리셋 신호를 제공한다. 일단 타임 베이스 램프(ramp)가 도 3에 도시된 바와 같이 경과하면 Tref 신호용 리셋 신호가 발생할 수 있고 그리고 고속 디지털 발진기(110)의 특정 개수 클록 주기들만큼 지속 기간을 가질 수 있다. 클록 주기들의 개수는 RC 타임 베이스의 전체 리셋을 보장하기에 충분히 커야 하지만, 이 리셋 시간 동안에는 아무것도 발생하지 않으며, 따라서 필요한 것보다 길게 타임 베이스를 리셋하는 것은 다음 교정 시간을 기다리는 낭비 시간이다. 그러므로, RC 타임 베이스의 리셋 동안 카운트된 클록 주기들의 개수가 너무 커서는 안된다. 도 3의 예시적인 32 개수는 대부분의 상황을 커버해야 하는 절충안(trade-off)이지만, 다른 숫자들이 사용될 수 있다.

이하에서 더욱 상세히 설명되는 바와 같이, 카운터(102)는 타임 베이스(106)로부터 수신된 각 펄스에 응답하여 카운트를 시작한다. 디지털 적분기(108)는 카운트된 값(n)과 기준 값(n0) 사이의 차이 값(ERR)(즉, ERR = n - n0)을 수신하고 적분한다. 디지털 적분기(108)는 고속 발진기(110)를 제어하는 트리밍 코드를 발생시킨다. 일부 실시예들에서, 트리밍 코드는 CODE = CODE^-1 - ERR이고, CODE^-1은 이전의 시간 주기에 대한 값이다.

트리밍 코드는, 고속 발진기(110)의 필수적인(integral) 부분으로 설계될 수 있는 디지털-아날로그 컨버터(DAC)(112)를 통해 고속 발진기(110)를 제어할 수 있다. 하지만, 다른 실시예들에 따르면, DAC(112)는 또한 발진기(110)의 외부에서도 구현될 수 있다. 동작시 고속 디지털 제어 발진기(110)는, 매우 낮은 드리프트 RC 타임 베이스(106)의 지속 기간과 같은, 관련 클록 주기(Thf)의 n0 횟수를 가지도록 조정된다. 즉, Tref = n0 * Thf이다. 숫자 n0는 전형적으로 OTP(One Time Programmable(1회 프로그램 가능))일 수 있는 비휘발성 메모리에 저장된다. 하지만, 재기록 가능한 메모리가 사용될 수 있고, 게다가 제품 수명 동안 사용자들에게 교정을 수정할 수 있는 기능을 제공한다.

각각의 타임 베이스 사이클 동안, 교정된 값과 카운터 값 사이의 에러 값(ERR)은 디지털 적분기(108)에 전달되고, 디지털 적분기(108)는 새로운 디지털 트리밍 코드 값을 고속 디지털 제어 발진기(110)에 제공한다.

기존 해결책들을 능가하는 큰 장점은 매우 낮은 드리프트 RC 타임 베이스(106) 자체가 결코 교정되지 않는다는 것이다. RC 타임 베이스(106)를 교정하는 것은 여분의 저항기들 및/또는 커패시터들과, 하나 이상의 프로그램 가능한 전류 미러들(current mirrors) 및/또는 교정 스위치들의 뱅크(들)를 필요로 할 것이다(이 목록이 전부는 아니다). 스위치들(및/또는 프로그램 가능한 전류 미러들)은 일반적으로 온도에 의존하는 기생 저항, 커패시턴스, 및 누설 전류를 추가한다. 이것은 RC 타임 베이스의 드리프트를 증가시킬 것이다. 대신에, 실시예들에서, 교정되는 유일한 것은 정확한 주파수를 출력하기 위한 n0 카운팅 숫자이다.

매우 낮은 드리프트 RC 타임 베이스(106)는 공급 전압, 온도 및 노화에 걸쳐 안정하지만, 그것의 원래 지속 기간은 부정확하고 프로세스 변화들에 종속된다. 매우 낮은 드리프트 RC 타임 베이스(106)는 기준용으로는 종래의 RC 이완 발진기들을 능가하는 이점들을 제공하는데, 그 이유는 이완 발진기에서는 시스템이 타임 베이스 램프를 기준 값과 두 번 비교해야 하고(반주기마다 한 번) 이것은 비교기의 전파 지연을 두 배로 가져오기 때문이다(온도와 공급 전압에 걸쳐 안정된 전파 지연을 갖는 비교기를 설계하는 것은 매우 어렵다). 하지만, 실시예들에 따라, 시스템에 의해 주기적으로 리셋되는 단일 타임 베이스를 이용하는 것은 하나의 전파 지연만을 가질 수 있게 하여, 전파 지연의 드리프트 변화가 단 한 번 발생한다. 따라서, 실시예들의 단일 타임 베이스 접근 방식에서는 비교기의 전파 지연의 드리프트로 인한 에러가 상대적으로(relatively) 2로 나누어진다.

도 2a 및 도 2b는 실시예들의 이점들을 도시한다. 특히, 도 2a는 종래의 클록 조정/교정 시스템을 도시하지만, 도 2b는 실시예들에 따른 시스템을 도시한다.

도 2a의 200에서 도시된 바와 같이, 종래의 완화(relaxation) 회로망은 클록 출력(206)을 발생시키는데 사용되는 기준 파형(204)을 생성한다. 비교기들(205a, 205b)은 완화 회로망(204)의 출력뿐만 아니라 기준값들(ref1 및 ref2)을 각각 입력으로 수신한다. 비교기가 출력 파형의 각각의 절반에 필요하기 때문에, 상당한 전파 지연이 발생할 수 있다. 이 경우에, 전파 지연으로부터의 주파수 에러는 예를 들어 2 ns/25 ns 또는 8%이다. 실제로, 비교기 전파 지연은 절반의 펄스 지속 기간 내에 포함될 수 있다. 그래서, 이것은 이 전파 지연이 온도와 공급 전압 범위에 걸쳐 완벽하게 안정적이기만 하면 반드시 문제가 되는 것은 아니다. 불행하게도, 이것은 일반적으로 그렇지 않다. 그래서 전파 지연의 임의의 편차는 절반 주기의 지속 기간의 편차를 유발하고 따라서 주파수 정확도의 편차를 유발한다. 비교기들(205a 및 205b)의 전파 지연의 편차가 0.1ns(100ps)라고 가정하면, 이것은 전체 25ns에 대한 0.2ns의 에러 혹은 0.8%의 에러를 일으킨다. 이 에러와 함께 누적될 다른 에러들을 고려하지 않고서도 이 에러는 이미 최대 허용 에러의 2배이다. 더욱이 비교기들(205a 및 205b)로서 온도와 공급 전압 범위들에 걸쳐 100ps 최대 전파 지연 드리프트에 도달하는 것은 달성하기 거의 불가능하다.

그와 대조적으로, 도 2b에 도시된 바와 같이, 실시예들은 단일 사이클의 타임 베이스(208)를 단일 비교기(209)로의 입력으로 사용하며, 단일 비교기(209)는 카운터(210)를 인에이블하는 출력을 제공한다. 위에 언급된 바와 같이, 전파 지연 드리프트가 단 한 번 발생하므로 그것의 영향은 둘(2)로 나누어진다. 더욱이 이 전파 지연 드리프트는 훨씬 더 긴 펄스 지속 시간(현재의 예는 32us)과 비교되어야 한다. 따라서, 전파 지연 드리프트에 의해 유발되는 주파수 에러는 극적으로 감소한다. 실시예들은, 예를 들면, 온도와 공급 전압 범위들에 걸쳐 도달하기가 훨씬 더 쉬운 1ns 최대 전파 지연 드리프트(10배 더 큼)를 가능케 한다. 주파수 드리프트는 이제 1 ns/32 us 혹은 0.003%이다. 이러한 1ns 전파 지연 드리프트에 의해 유발된 주파수 드리프트는 이 예에서는, 실시예들에 따른 방법에 의해 266배 더 작다. 심지어 온도와 공급 전압 범위들에 걸친 10ns 최대 전파 지연 드리프트에서 조차도, 여전히 0.03% 에러의 스펙에서 문제없을 것이다. 그러므로, 실시예들에서는, 비교기 전파 지연(및 지연 드리프트)이 무시될 수 있다.

도 3a 및 도 3b는 도 1에 도시된 회로의 기능을 보다 상세하게 보여준다. 다양한 실시예들에 따르면, RC 타임 베이스 자체 대신에 루프 이득의 디지털 튜닝이 수행된다. 이것은 타임 베이스 트리밍을 통해 온도 정확도를 떨어뜨리는 것을 방지한다. 흔히 RC 튜닝은, 특히 고온에서 누설을 감지하게 될 수 있는 저항기들 및 스위치들의 매트릭스를 필요로 한다. 특정 구현들에 따르면, Tref 타임 베이스에는 스펙트럼 분석으로 볼 수 있는 위상 노이즈가 존재할 수 있다.

RC 타임베이스(106)(도 1)에 의해 발생된 램프 파형 타임베이스가 300에 나타나있다. 302에 도시된 바와 같이, 결과로 얻어지는 Tref는 파형(300)의 램프들 사이의 펄스이다. 즉, Tref의 상승 에지(rising edge)는 현재의 Tref 윈도우가 경과했음(램프의 종료)을 나타내지만, 하강 에지는 다음의 Tref 윈도우가 시작되었음(새로운 램프의 시작)을 나타낸다. Tref 하이(high)의 지속 시간은, 에러를 처리하고 램프 발생기와 HF 카운터(102)를 둘 다 리셋하는데 사용된다. Trst라고도 하는 Tref 하이는 304에 도시되어 있다. 보통 Trst에 대한 가장 긴 시간 요구 조건은 램프 발생기를 리셋하는데 필요한 시간이다. 앞서 설명한 바와 같이, 리셋 시간은 RC 타임 베이스의 전체 리셋을 보장하기에 충분히 커야 하지만, 타임 베이스의 전체 리셋 이후의 (아무것도 발생하지 않는) 데드 타임(dead time)을 방지하기에 충분히 짧아야 한다. 바람직하게, Trst 펄스는 또한 발생하기에 용이해야 한다. 이것은 고주파 발진기(110)의 특정 개수의 클록 펄스들을 카운트하여 달성될 수 있다. 전술한 바와 같이, 도시된 실시예에서는, 304와 306에 나타난 바와 같은 HF 발진기의 32개의 클록 펄스들을 카운트하는 것이 좋은 절충안(trade-off)이다. 다른 실시예들에서는 다른 개수의 클록 펄스들이 카운트될 수 있다.

다음 절에서는, 디지털 적분기 출력 코드는 항상 포지티브로서, 0부터 최대 DAC 입력 코드(도 1에 도시된 11비트 DAC에 대해서는 2047)까지의 범위에 있고, 고주파 발진기(110)는 선형적으로 Fmin(코드 0)부터 Fmax(코드 2047)까지의 범위에 있는 주파수를 출력한다고 가정한다. 따라서, 디지털 적분기 출력 코드는 항상 양수 값이지만; 에러 코드는 양수 또는 음수일 수 있다(적분기 출력 코드는 증가 혹은 감소할 수 있다).

동작시, 카운터(102)는 Tref 윈도우의 오프닝(Tref 펄스의 하강 에지)에서 HF 클록 펄스들을 카운트하기 시작하고, 그리고 Tref 윈도우가 닫힐 때(Tref가 경과했음을 나타내는 Tref 펄스의 상승 에지시) 카운트를 중지한다. 이 시점부터 에러 신호가 발생된다. ERR 신호는 HF 카운터(102)의 카운트 결과 값과 교정 코드(n0) 사이의 차이 값이다(이 ERR 신호는 0인 것이 이상적이다). ERR 신호는 디지털 적분기(108)로 출력되고, 디지털 적분기(108)는 업데이트된 트리밍 코드(CODE=CODE^-1- ERR)를 생성한다. 그러므로, 새로운 트리밍 코드는 이전 주기의 코드 값(CODE^-1)에서 에러 코드를 뺀 값이다. 결과 값은 DAC(112)로 출력되고 Fosc를 조정하는데 사용된다. 그리고 나서 새로운 Fosc 신호는 다시 카운터에 제공되고, 카운터는 다음 Tref 윈도우의 오프닝에서 다시 카운트하기 시작한다. 도시된 예에서는 이전 주파수가 너무 높았다.

도시된 실시예에서, 에러 코드를 생성하는 것은 카운터를 이용하는데, 카운터는 각각의 교정 윈도우 이전에 리셋되고 그리고 나서 교정 윈도우 동안에 HF 클록 펄스들을 카운트한다. 교정 윈도우가 닫히면, 교정 코드(n0)는 에러 코드를 추출하기 위해 감산된다. 에러 코드를 생성하기 위한 또 하나의 방법은, 각각의 교정 윈도우 이전에 (리셋되기보다는 오히려) 기준 코드(n0)로 프리셋되는 업-다운 카운터를 사용하는 것이다. 이 시점부터, 업-다운 카운터는 교정 윈도우들이 종료되거나 업-다운 카운터의 출력 값이 제로(0)에 도달할 때까지, 교정 윈도우의 오프닝에서 HF 클록으로부터 오는 클록 펄스들을 카운트 다운하기 시작한다. 그리고 나서, 업-다운 카운터의 출력 값이 교정 윈도우의 종료 이전에 제로에 도달하면, 업-다운 카운터는 교정 윈도우의 종료시까지 카운트 업하기 시작한다. 이 방법으로, 교정 윈도우의 종료시 업-다운 카운터의 출력부에 있는 값(카운터 결과 값)은 에러 값과 동일하다: HF 주파수가 교정될 때, 교정 윈도우 중에 발생한 HF 클록 펄스들의 개수는 n0와 같으며 카운터 결과는 제로이다. HF 주파수가 너무 낮으면, 교정 윈도우 중에 발생한 HF 클록 펄스들의 개수는 n0보다 작으며 카운터 결과는 누락된 펄스들의 수를 반영한다. 이 결과는 음수로 간주되는데, 그 이유는 그것이 다운 카운트 페이즈 동안 발생하기 때문이다. HF 주파수가 너무 높으면, 교정 윈도우 중에 발생한 HF 클록 펄스들의 개수는 n0를 초과하며 카운터 결과는 HF 펄스 수의 초과를 반영한다. 이 결과는 양수로 간주되는데, 그 이유는 그것이 업 카운트 페이즈 동안 발생하기 때문이다. 따라서, 에러 코드의 극성이 업-다운 비트에 의해 주어지는 반면(업 => 포지티브 또는 다운 => 네거티브), 교정 윈도우들의 종료시 업-다운 카운터 결과 값은 에러 코드의 절대 값과 동일하다.

어떠한 경우에도, HF 발진기가 튜닝되자마자 에러 코드는 제로이어야 한다(그리고 제로로 유지되어야 한다). 하지만, 에러 코드는 때때로 HF 발진기 공급 전압, 온도 변화 또는 기타 다른 드리프트 원인과 관련된 주파수 드리프트를 취소하기 위해 +1 또는 -1로 변경될 것이다. 에러 코드를 위한 2 보수(complement) 표현을 사용하는 것은 에러 코드가 제로(0)로부터 마이너스 일(-1)로 변경될 때 모든 비트들이 제로(0)로부터 1로 토글링됨을 의미함을 알 수 있다. 이것은 부호 있는(signed) 표현이 에러 코드에 사용되면 회피될 수 있다.: 그 경우에, LSB(최하위 비트)와 부호 비트의 단지 2개의 비트들만이 토글링된다. 이것은 모든 에러 비트들을 토글링함으로써 야기되는 노이즈를 최소화한다.

부호 있는 에러 코드를 얻는 것은 업 다운 카운터 실시예에 의해 비교적 용이하게 구현될 수 있다. 업-다운 비트의 값이 에러 코드 극성을 직접 제공하기 때문에(업 => 포지티브 / 다운 => 네거티브), 설명한 대로 카운트 다운이 진행된다.

이제 튜닝 정확도를 고려한다. 앞서 기술한 바와 같이, HF 발진기가 튜닝될 때 에러 코드는 제로이며, 이 에러는 HF 발진기의 주파수 드리프트로 인해 +1 또는 -1이 될 수 있다. 일(1) 에러 카운트는 1/n0 상대 에러를 나타낸다. 따라서 튜닝 정확도는 1/n0이다(여기서 n0는 교정 코드이다). 그러므로, 0.1% 정확도에 도달하기 위해서는 n0에 대한 최소값이 1000(일천)이다.

디지털 제어 HF 발진기 측에 대해서는: 1LSB(최하위 비트)가 (Fmax-Fmin)/2^m의 주파수 스텝을 나타내며, 여기서 m은 DAC 분해능(비트 수)이다. f₀ = (Fmax+Fmin)/2을 중간 주파수로 정의하고, Δf = (Fmax-Fmin)를 주파수 튜닝 범위로 정의한다. 그래서 1LSB 스텝은 HF 주파수의 Δf/(2^m * f₀) 상대 변화를 나타낸다. 0.1% 정확도에 도달하기 위해서는 m의 최소값이 log₂(1000*Δf/f₀)이고, 여기서 log₂(x)는 x의 밑이 2인 로그값이다. 예를 들어, Δf/f₀=0.5이면, m은 9보다 커야 한다.

임의의 폐 루프 시스템에 있어서는 안정성 기준이 있다. 여기서, 튜닝 루프의 안정성은 1 에러 카운트 상대 편차(1/n0)와 HF 발진기 주파수의 1LSB 상대 편차(Δf/(2^m * f₀))의 비에 의존한다. 이상적으로, 1 에러 카운트는 1LSB와 동일한 상대 편차를 나타내야 한다: 따라서 주파수는 하나의 교정 주기 이후에 튜닝될 것이다. 이것은 n0가 이상적으로 2^m * f₀/Δf와 같아야 함을 의미한다. 그러나 이것은 일반적으로 그렇지 않으므로, 하나보다 많은 교정 주기가 주파수를 튜닝하는데 필요할 수 있다. HF 발진기 주파수의 1LSB 상대 편차가 1 에러 카운트 상대 편차보다 작을 때(Δf/(2^m * f₀) < 1/n0), 튜닝은 무조건적으로 안정하며 어떤 울림(ringing)도 없다. 이것은 다음과 같이 다시 쓸 수 있다: 튜닝 루프는 Δf/f₀ < 2^m/n0일 때 무조건적으로 안정하며 어떤 울림도 없다. 튜닝 루프는 1/n0 < Δf/(2^m * f₀) < 2/n0일 때 울림과 함께 조건부로 안정하게 된다. 튜닝 루프는 Δf/f₀ > 2*(2^m/n0)일 때 불안정하다.

이것은 다음과 같은 예를 통해 쉽게 이해될 수 있다: 1 카운트는 0.1%이고 HF 발진기 주파수의 1LSB 상대 편차는 0.5카운트(0.05%)와 같다고 가정한다. 따라서 1/n0보다 작은 Δf/(2^m * f₀) = 0.5/n0를 가진다. 이것은 튜닝 루프가 무조건적으로 안정한 제 1 경우에 해당한다. 이제 에러 카운트가 +8(HF 주파수가 원하는 값을 초과한 0.8%(8*0.1)임을 의미)이라고 생각한다. 이것은 DAC 코드의 -8LSB의 보정을 유도한다. 결과로 얻어지는 주파수 변화는 -8*0.05%, 즉 -0.4%이고, 제 1 교정 윈도우 이후의 주파수 에러는 0.4%(0.8%-0.4%)이다. 따라서 다음 교정 윈도우 동안 측정된 에러는 +4 카운트 그 다음에 +2 카운트 그 다음에는 1 카운트일 것이고 최종적으로는 튜닝된 발진기를 나타내는 제로 카운트가 될 것이다. 여기서 주파수는 최종 값 주위에서 울림 없이 그의 튜닝된 값으로 향한다.

이제 1 카운트는 여전히 0.1%이지만 HF 발진기 주파수의 1LSB 상대 편차는 1.5 카운트(0.15%)와 같다고 가정한다. 이제 Δf/(2^m * f₀) = 1.5/n0를 가진다. 이것은 튜닝 루프가 조건부로 안정한 제 2 경우에 해당한다. 다시 에러 카운트는 +8(HF 주파수가 원하는 값을 초과한 0.8%(8*0.1)임을 의미)이라고 생각된다. 이것은 DAC 코드의 -8LSB의 보정을 유도한다. 결과로 얻어지는 주파수 변화는 이제 -1.2%(-8*0.15%)이다. 이것은 DAC 보정이 에러를 초과하고 제 1 교정 주기 이후에 HF 주파수가 원하는 값보다 -0.4%(0.8%-1.2%)만큼 더 낮음을 의미한다. 그리고 나서 다음 교정 윈도우 동안 측정된 에러는 -4 카운트 그 다음에 +2 카운트 그 다음에는 -1 카운트일 것이고 최종적으로는 제로 카운트가 될 것이다. 그래서 여기서 주파수는 최종 값 주위에서 울리면서 여전히 그의 튜닝된 값(tune value)으로 향한다.

마지막으로, 1 카운트는 여전히 0.1%이지만 HF 발진기 주파수의 1LSB 상대 편차는 2 카운트(0.2%)와 같다고 가정한다. 이제 Δf/(2^m * f₀) = 2/n0를 가진다. 이것은 튜닝 루프가 불안정한 제 2 경우에 해당한다. 다시 에러 카운트는 +8(HF 주파수가 원하는 값을 초과한 0.8%(8*0.1)임을 의미)이라고 생각한다. 이것은 DAC 코드의 -8LSB의 보정을 유도한다. 결과로 얻어지는 주파수 변화는 이제 -1.6%(-8*0.2%)이다. 이것은 이제 DAC 보정이 에러의 두 배임을 의미한다. 따라서 제 1 교정 주기 이후에 HF 주파수는 원하는 값보다 -0.8%(0.8%-1.6%)만큼 더 낮다. 그리고 나서 다음 교정 윈도우 동안 측정된 에러는 -8 카운트 그 다음에 +8 카운트 그 다음에는 -8 카운트일 것이고 HF 발진기는 원하는 값 주위에서 0.8%만큼 울린다. 시스템은 불안정하게 되었다. 울림의 진폭은 2 카운트보다 큰 LSB 값(Δf/(2^m * f₀) > 2/n0)에 의해(with) 증가할 것이다.

실시예들에 따른 시스템은 HF 튜닝 DAC의 1LSB 상대 주파수 편차가 1/n0(주파수 측정의 1 카운트 상대 에러)보다 작거나 같을 때 무조건적으로 안정하다. 이것은 Δf/(2^m * f₀) < 1/n0와 n0 < 2^m f₀/Δf 중 어느 하나로 표현될 수 있다. HF 튜닝 DAC의 1LSB 상대 주파수 편차가 1/n0보다 클 때에는 시스템이 조건부로 안정해지지만, HF 튜닝 DAC의 1LSB 상대 주파수 편차가 1.5/n0보다 낮게 유지되는 동안에는(Δf/(2^m * f₀) < 1.5/n0로 표현될 수 있음) 상당히(reasonably) 안정하게 유지된다. 이 마지막 조건은 n0 < 1.5*2^m f₀/Δf일 때 달성된다.

HF 발진기 DAC의 작은 LSB 값은 HF 주파수의 미세 튜닝을 가능케 한다. 하지만 HF 발진기 DAC의 작은 LSB 값은 튜닝된 주파수에 도달하기 위한 정착 시간(settling time)을 증가시킨다. 특정 조건하에서는, 에러 코드를 증폭시켜 이 정착 시간을 줄일 수 있다. 에러 코드에는 비트 시프트를 통해 쉽게 2의 제곱(power)을 곱할 수 있다. 그러나 에러 코드를 증폭시키는 것은 또한 사실상 카운트 수(n0)를 증폭하는 것을 의미하고, 따라서 안정성 조건을 수정한다. G가 에러 코드에 적용되는 이득이라면, 새로운 안정성 조건은 G*n0 < 1.5*2^m f₀/Δf가 된다. 이것은 G < 1.5*(2^m f₀/Δf)/n0로 다시 쓸 수 있다.

에러 코드를 증폭하는 것은 정착 시간을 감소시키지만, 또한 주파수 튜닝의 정확도를 줄인다. (주파수 튜닝의 정확도를 감소시키는) 이 결점은, 에러 코드의 LSB들이 그대로 유지되고 이득(G)이 MSB(최상위 비트)들에만 적용되면 회피될 수 있다. 이 시점부터 발명자는 증폭 대신 이득 부스팅(gain boosting)의 용어를 사용할 것이다. 또한 (2 보수 코드가 아닌) 부호 있는 코드를 사용했음을 가정한다.

MSB들에 단순한 이득 부스팅을 적용하기 위해 이제부터 이득(G)은 2^m과 같다고 생각하며, 여기서 m=1,2,3...(G=2,4,8...)이다. 따라서, MSB들에 이득(G)을 적용하는 것은 비트 시프트를 통해 쉽게 달성될 수 있다. 1 비트는 2의 이득을 위해 시프트되고 2 비트는 4의 이득을 위해 시프트되는 등과 같다(도 4b 및 도 4c 참조).

도 4a는 8 비트 (감소된) 에러 코드가 11 비트 적분기에 인가될 때의 예시적인 애플리케이션을 보여준다. 도시된 예에서, 최상위 비트 웨이트(bit weight) 입력들(i8 내지 i10)은 사용되지 않으며, 따라서 0(제로)으로 설정되는데, 즉 통상 접지 전압으로 설정된다. 도 4b 및 도 4c는 비트 시프팅을 통한 이득 부스팅을 도시한다.

비트 시프트가 의미하는 바를 명확하게 하기 위해, 3 LSB들(e0 내지 e2)이 변경되지 않고 5MSB들(e3 내지 e7)이 이득 부스팅되는 8비트 에러 워드를 가정한다. 따라서 비트들(e0 내지 e2)은 디지털 적분기(108)의 입력부들(i0 내지 i2)에 인가되지만, 2의 이득을 위해 비트들(e3 내지 e7)은 적분기(108)의 (입력부들(i3 내지 i7)보다는 오히려) 입력부들(i4 내지 i8)에 인가되고 입력부(i3)는 0으로 설정될 것이다. 그러므로 비트들(e3 내지 e7)은 2의 이득을 얻기 위해 적분기(108)의 입력부에서 1 비트만큼 시프트된다(도 4b). 4의 이득을 얻기 위해서는 비트들(e3 내지 e7)이 2비트만큼 시프트되어야 하며, 이것은 비트들(e3 내지 e7)이 적분기(108)의 입력부들(i5 내지 i9)에 연결되는 한편 입력부들(i3 및 i4)이 0으로 설정되는 것을 의미한다. 대부분의 경우, 이득(G)은 2 또는 4로 제한될 것이다. 2의 이득을 위해서는 제 4 비트로부터 이득(G)을 인가하는 것이 좋은 절충안이다(하지만 다른 비트들로부터 인가될 수도 있다). 이것은 3개의 최하위 비트들(비트 0 내지 비트 2)이 위에 설명한 대로 이득 부스팅되지 않음을 의미한다(도 4b). 이득(G)이 4와 같을 때에는, 다른 이득 부스팅이 비트 웨이트에 따라 적용될 수 있다: 여기서 2개의 LSB(비트 e0 및 e1)이 변경되지 않도록 하고 2개의 LSB(비트 e0 및 e1)이 2개의 다음 비트들(비트들 e2 및 e3)을 2로 이득 부스트하도록 하고 상위 비트들을 4로 이득 부스트하도록 하는 것이 좋은 절충안이다(도 4c).

앞서 언급한 바와 같이, HF 발진기가 정확한 주파수로 튜닝되자마자 에러 코드는 매우 작은 수(양수 또는 음수)로 될 것이다. 따라서, 에러 코드는 HF 발진기 튜닝을 유지하기 위해 단지 수 개의 비트들만을 필요로 한다. 이것은 부호 있는 출력을 갖는 업 다운 카운터를 사용하여 다음과 같은 또 하나의 이점을 얻게 한다: 업-다운 카운터와 에러 코드는 둘 다 적분기 결과 워드보다 적은 비트들을 가질 수 있다. 에러 코드에 대해 2 보수 표현의 이용은 적분기 출력 워드와, 업-다운 카운터 및 에러 워드 둘 다에 대해 동일한 비트들의 수를 필요로 한다. 감소된 에러 코드가 사용되면, 적분기의 모든 미사용 입력들은 에러 워드의 부호 비트인 MSB(최상위 비트)와 동일하게 설정되어야 한다.

따라서 에러 코드용으로 단지 몇 개의 비트들을 갖는 것은 레이아웃 면적을 절약하는데 도움이 된다. 그 비용은, HF 발진기가 튜닝되는 시동시 더 긴 시간(더 많은 개수의 교정 주기들)이 필요할 수 있다는 것이다. 시동시에 HF 발진기 초기 주파수가 그것의 튜닝 값으로부터 멀리 있다면, 보다 긴 시동 시간이 발생할 수 있다. 이 경우, 에러 카운트 결과는 크며, 그의 크기는 에러 코드의 감소된 개수의 비트들에 의해 허용된 크기를 초과할 수 있다. 이것은 적분기에 제공되는 에러 코드의 클램핑(또는 포화)을 일으킨다. 따라서 적분기에 적용되는 에러 정정은 예상보다 작으며, 에러 워드가 포화에서 벗어날 때까지 여러 개의 연속적인 교정 주기들이 필요할 수 있다. 그러나, 에러 코드가 포화에서 벗어나자마자, 감소된 크기의 에러 코드와 최대 크기의(full size) 에러 코드 사이에는 더 이상 어떠한 차이도 없다. 대부분의 애플리케이션들에서 시동시 증가된 이 튜닝 시간은 문제가 되지 않으며, 따라서 감소된 크기의 (비트 수) 에러 코드가 사용될 수 있다.

안정성 요구사항을 충족시키는 한, 위에 설명된 이득 부스팅 기술은 튜닝 시간을 최소화하기 위해 상기 감소된 크기의 에러 코드에 적용되어야 한다.

에러 코드를 이득-부스팅하기 위한 또 하나의 방법은 2개의 연속적인 카운팅 윈도우들 동안 카운팅하는 것이다. 이것은 업-다운 카운터가 더블 윈도우 주기의 시작(제 1 램프(ramp)의 시작)시 리셋되는 것을 의미한다. 그리고 나서 업-다운 카운터는 램프 발생기 리셋 동안 중지되고(블랭킹되고(blanked)) 제 2 램프의 시작시 다시 턴-온된다. 그리고 나서 제 2 램프의 끝(end)에서 발생하는 에러 카운트는 정상적으로 처리된다. 이 기술은 에러 코드의 크기를 두 배로 한다. 그것은 물론 업-다운 카운터를 2*n0와 동일한 값으로 프리셋하는 것을 필요로 한다.

2개의 연속적인 카운팅 윈도우들 동안 카운팅하는 것은 튜닝 시간을 줄이는 것에 도움이 되지 않는다. 대부분의 경우 튜닝 시간을 증가시킬 것이다. 하지만 이 기술은 다음과 같은 2가지 중요한 향상들을 제공한다: 그 기술은 (카운트 수를 두 배로 하기 때문에) 튜닝의 정확도를 두 배로 향상시키고 타임-베이스 기준을 초핑(chopping)하는 것을 가능케 한다. 타임 베이스 기준에서 (램프 발생기 또는 비교기와 같은) 중요한 요소들을 초핑하는 것은 이 블록(bloc)들 내의 불일치 효과들과 1/f 노이즈를 소거하는 것을 가능케 한다. 이것은 기준 타임-베이스의 정확도를 극적으로 증가시키고, 따라서 고주파 클록(40MHZ)의 전체 정확도를 증가시킨다.

램프 발생기 리셋 동안 기준 타임-베이스를 초핑하는 것은 초핑 프로세스로 인한 원치 않는 에러들을 유발하는 것을 방지한다.

2개의 연속 카운팅 윈도우들 동안 카운팅하는 것은 표준 (1차) 초핑 시퀀스를 적용하는 것을 가능케 한다. 또한 기준 타임-베이스에 대한 정확도 향상은 2차 또는 더 높은 고차 초핑 시퀀스가 적용될 때 달성될 수 있다. 이러한 시퀀스는 Vincent Quiquempoix와 Philippe Deval에 의한, 발명의 명칭이 "Fractal sequencing schemes for sampled data acquisition systems"인 미국 특허 번호 제 6,909,388 B1호에 설명되어 있으며, 상기 미국 특허는 여기에 완전히 설명된 것처럼 그 전체가 본 출원에 참조로 통합된다. 표준 (1차) 초핑 시퀀스는 2개의 연속 카운팅 윈도우들을 필요로 하지만, 2차 시퀀스는 4개의 연속 카운팅 윈도우들을 필요로 함을 유의한다. 3차 시퀀스 등은 8개 등의 연속 카운팅 윈도우들을 필요로 할 것이다. 이것은 카운팅 주기의 지속 기간과 카운트들의 수는 둘 다 (따라서 에러 카운트 이득은) 표준 초핑 시퀀스에 대해서는 2가 곱해지고, 2차 초핑 시퀀스에 대해서는 4가 곱해지고, 3차 등의 초핑 시퀀스에 대해서는 8 등이 곱해짐을 의미한다. 결과적으로 고차 프랙털(fractal) 시퀀스를 적용하는 것은 에러 코드 이득을 너무 많이 증가시켜 시스템을 안정 상태 밖으로 푸시(push)할 수 있다. 따라서 사용자는 통상 초핑 시퀀스를 1차 또는 2차로 제한할 것이다.

미국 특허 번호 제 6,909,388 B1호를 참조하면, 표준 (1차) 초핑 시퀀스는 초핑 시퀀스가 +,-,+,-,+,-...임을 의미한다. 그래서 기본 1차 초핑 시퀀스는 +,-(또는 -,+)이다. 기본 2차 초핑 시퀀스는 +,-,-,+이지만, 기본 3차 초핑 시퀀스는 +,-,-,+,-,+,+,- 등이다.

반대 시퀀스를 갖는 2개의 연속 에러 1차 초핑 시퀀스들의 에러 코드를 평균화함으로써 2차 시퀀스를 에뮬레이팅하는 것이 가능함에 유의해야 한다: 제 1 초핑 시퀀스를 +,-이라고 하고, 반면에 제 2 초핑 시퀀스를 -,+라고 한다(따라서 반대 시퀀스이다). 그러면, 2개의 연속 1차 시퀀스들 이후의 평균 에러 값은 2차 시퀀스 이후의 평균 에러 값과 동일하다. 하지만, 에러 코드에 대한 이득은 4 대신 2이다. 이것은 시스템의 안정성을 유지하도록 돕는다.

반대의 초핑 시퀀스의 평균화 기술은 더 높은 차수의 초핑 시퀀스들에 적용될 수 있다.

비트 시프트 기술 및 초핑 기술은 서로 결합될 수 있다.

에러 코드를 이득 부스팅하고 튜닝 분해능 및 정확도를 향상시키기 위한 제 3 방법은 HF 발진기를 원하는 최종 클록 주파수의 m배로 동작시킬 수 있고 HFosc/m을 최종 HF 클록으로서 제공한다. 이득(m)은 정수이어야 한다. 이것은 Tref 주기 동안의 카운트 수에 m이 곱해짐을 의미한다.

HF 발진기를 필요한 최종 HF 클록의 m배로 동작시키는 것은 Tref 윈도우 지속기간에 m을 곱한 것과 동일한, 또는 원래의 지속 기간을 갖는 m개의 연속 Tref 주기들의 누적 카운트들과 동일한 튜닝 분해능 및 정확도를 제공하고, 따라서 튜닝 시간을 전체적으로 감소시킨다. 하지만, HF 발진기 주파수를 배가(multiplying)시키게 되면 HF 발진기의 설계가 중요하게 된다.

그러나, HF 발진기를 필요한 최종 HF 클록의 두(2) 배로 동작시키는 것은 HF 클록의 50% 듀티-사이클이 필요한 애플리케이션들에 대해 흥미로운 해결책이 될 수 있다.

상기 설명된 기술은 HF 클록을 튜닝하는데 사용될 매우 낮은 드리프트 시간 기준 베이스(Tref)에 근거한다. 클록 주파수는, HF 클록 발진기의 n0 주기들의 지속기간이 매우 낮은 드리프트 시간 기준의 지속기간과 동일하게 되는 방식으로 튜닝된다. 그러므로, n0 = HFclk/Tref이며, 여기서 HFclk는 원하는 HF 주파수이다. 상기 설명에서 Tref 타임 베이스는 매우 낮은 드리프트 RC 타임 베이스에 기초한다. 하지만 크리스탈 또는 동축 공진기와 같은 임의의 로우 드리프트 타임 베이스가 사용될 수 있다. RC 타임 베이스의 이점은 공진기와 공진기 연결용 2개의 핀들에 대한 비용을 절약하는 것이다. 40MHz 크리스탈은 매우 흔한 것이 아니기 때문에, 40MHz 크리스탈에 대한 비용 절약은 중요할 수 있다. 하지만 32.768 KHz 크리스탈(워치(Watch) 크리스탈)은 상대적으로 비싸지 않다. 그것은 위의 설명에 사용된 전형적인 32us에 가까운 약 30.5us의 Tref 지속시간을 제공한다.

크리스탈 워치 발진기로부터 제공되는 32.768KHz 클록은 일반적으로 30 내지 70%의 범위에 있는 전형적인 듀티 사이클을 갖는 직사각형 파형일 것이고, 이 파형은 상기 설명된 매우 낮은 드리프트 RC 발진기에 의해 제공되는 Tref 신호의 파형 형상과 상당히 다르다. 이 클록 신호 그대로는 위에 설명된 시스템과 호환되지 않는다. 따라서, 이 클록 신호 그대로는 Tref 신호로서 인가될 수 없고 형상화되어야 한다.

도 5는 크리스탈 워치 발진기로부터 32.768KHz를 형상화하기 위한 가능한 회로망을 도시한다. 제안된 형상 회로를 이해하기 쉽게 하도록 포지티브 로직만이 사용된다. D 플립-플롭(504)이 크리스탈 워치 클록(ck32768)의 로우(low) 상태 동안 리셋되는 것을 보장하기 위해, 워치 발진기 클록은 제 1 인버터(501)를 통해 D 플립-플롭(504)의 리셋 입력부에 인가된다. D 플립-플롭(504)은 디지털 1 (하이) 레벨로 설정된 자신의 D 입력부를 가지며, 싱크로(synchro) 회로망(104)으로부터 오는 rst 신호에 의해 제 2 인버터(502)를 통해 구동되는 자신의 클록 입력부를 가진다. 따라서, D 플립-플롭(504)의 Q 출력부는 싱크로 회로망(104)으로부터 오는 rst 신호의 하강 에지(falling edge)에서 1(하이)로 토글된다. 워치 발진기 클록은 또한 2개의 입력부들을 구비한 AND 게이트(505)에 인가되고, AND 게이트(505)는 D 플립-플롭(504)의 반전 Q 출력에 의해 구동되는 자신의 제 2 입력부를 갖는다. D 플립-플롭(504)의 반전 Q 출력은 제 3 인버터(503)를 통해 제공된다.

크리스탈 워치 클록(ck32768)의 로우 상태(0) 동안 D 플립-플롭(504)은 위에 설명한 바와 같이 리셋되고, 따라서 D 플립-플롭(504)의 Q 출력은 로우(0)이고 인버터(503) 이후의 반전된 Q 출력 신호는 하이(1)이다. AND 게이트(505)의 출력부의 Tref 신호는 ck32768 신호가 로우이기 때문에 로우(0)이다. 그리고 나서 ck32768 신호의 상승 에지에서, AND 게이트(505)의 출력부의 Tref 신호는 1(하이)로 토글된다. 이 천이는 rst 신호를 인에이블한다. 이전의 실시예에 따르면, rst 신호는 HF 클록의 32 클록 주기들 동안 1(하이)로 유지된 다음 0(로우)으로 복귀한다. rst 신호의 이 하강 에지는 앞 절에서 설명한 바와 같이 D 플립-플롭(504)의 Q 출력부가 1(하이)로 토글되게 하고, 그리고 인버터(503)의 출력부가 0(로우)으로 토글되게 한다. 이것은 또한 AND 게이트(505)의 출력부의 Tref 신호를 0으로 토글되게 한다. 따라서, 제안된 형상화 회로에 의해 제공되는 Tref 신호는 로우 드리프트 RC 타임 베이스에 의해 얻어지는 것과 유사하다.

상기 제안된 형상화 회로는 ck32768 클록 신호의 하강 에지에서 글리치(glitch)를 제공하지 않는데, 그 이유는 AND 게이트(505)의 제 2 입력부가 ck32768 클록 신호의 하강 에지 이후에 1(하이) 3 게이트 지연들로 복귀하기 때문이다.

도 5의 상기 제안된 형상화 회로에 의해 달성되는 Tref 신호의 지속기간이 ck32768 클록 신호 주기보다 약간 더 작음을 알 수 있다. 그것은 ck32768 클록 신호 주기에서 리셋 주기의 지속기간(일부 실시예들에 따른 32*Thf)을 뺀 값과 같다. 따라서, n0는 일부 실시예들에 따라 1189(40MHz/32.768KHz - 32)와 같을 것이다.

워치 크리스탈 발진기는 발진을 시작하는데 수 밀리초 또는 수십 밀리초를 필요로 하지만, 발진을 유지하는데에는 uA(마이크로-암페어) 범위의 동작 전류를 필요로 한다. 그러므로 워치 크리스탈 발진기는 슬립-모드(sleep-mode) 소비에 크게 영향을 주지 않고 항상 전력 공급이 유지될 수 있다. 워치 크리스탈 발진기에 항상 전력 공급을 유지하는 것은 워치 크리스탈 발진기의 시동 시간이 단지 파워-업 시에만 발생할 것임을 의미한다.

정확한 외부 타임 베이스를 제공하기 위한 또 하나의 방법은 4MHz 크리스탈을 이용하는 것이다. 4MHz 크리스탈들이 일반적이므로 상대적으로 비싸지 않다. 4MHz 클록은 32us 타임 베이스를 제공하기 위해 128로 나누어진다. 4MHz 크리스탈 발진기의 시동 시간은 매우 빠르며, 따라서 4MHz 크리스탈 발진기는 슬립 모드 동안에 턴 오프될 수 있다.

일반적으로 어떠한 정확한 타임 베이스도 기준 타임 베이스로서 사용될 수 있다. 적절한 Tref 파형을 제공하기 위해 형상화 회로가 필요할 수 있다. 도 5의 도시된 형상화 회로가 사용될 수 있다.

본 발명은 그 특정 실시예들에 관하여 개시되었지만, 이 실시예들은 단지 예로서, 본 발명을 한정하지 않는다. 식별항목 [요약서] 및 [과제의 해결 수단]의 설명을 포함하는 본 발명의 개시된 실시예들의 설명은 총망라하려는 것이 아니고 또한 본 명세서에 개시된 정확한 형태들로 본 발명을 제한하려는 것은 아니다(그리고 특히, 식별항목 [요약서] 및 [과제의 해결 수단] 내에 임의의 특정 실시예, 특징 또는 기능을 포함시키는 것은 본 발명의 범위를 이러한 실시예, 특징 또는 기능으로 한정하려는 것은 아니다). 오히려, 그러한 설명은 식별항목 [요약서] 및 [과제의 해결 수단]에 설명된 임의의 이러한 실시예, 특징 또는 기능을 포함하는 임의의 개시된 특정 실시예, 특징 또는 기능으로 본 발명을 한정함 없이, 이 기술분야의 당업자에게 본 발명을 이해시킬 자료(context)를 제공하기 위한 예시적인 실시예들, 특징들 또는 기능들을 설명하려는 것이다. 본 발명의 특정 실시예들 및 예들은 여기서는 단지 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 당업자들이라면 인식하고 이해할 다양한 균등적 개량들이 본 발명의 사상 및 범위 내에서 가능하다. 나타낸 바와 같이, 이 개량들은 본 발명의 예시적인 실시예들의 전술한 설명을 고려하여 본 발명에 대해 행해질 수 있으며, 본 발명의 사상 및 범위 내에 포함되어야 한다. 따라서, 본 발명은 그 특정 실시예들을 참조하여 여기에 설명되었지만, 일정 범위의 개량, 다양한 변경들 및 대체들이 전술한 개시들 내에서 이루어지며, 그리고 일부 경우들에는 본 발명의 실시예들의 몇몇 특징들은 개시된 본 발명의 범위 및 사상을 벗어나지 않는 다른 특징들의 대응 사용 없이 이용될 것임을 이해할 것이다. 그러므로, 많은 개량들이, 특정 상황 또는 재료를 본 발명의 본질적인 범위 및 사상에 맞추기 위해 이루어질 수 있다.

본 명세서 전체에 걸쳐, "일 실시예", "실시예", 또는 "특정 실시예" 또는 유사한 용어를 언급하는 것은 상기 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함되며 모든 실시예들에 반드시 존재하는 것은 아님을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에 "일 실시예에서", "실시예에서", 또는 "특정 실시예에서"의 문구들 또는 유사한 용어가 각각 사용되는 것은 반드시 동일한 실시예를 언급하는 것은 아니다. 게다가, 임의의 특정 실시예의 특정한 특징들, 구조들, 또는 특성들은 임의의 적당한 방법으로 하나 이상의 다른 실시예들과 결합될 수 있다. 본 명세서에서 설명되고 예시된 실시예들의 다른 변경들 및 개량들이 본 개시의 교시들을 고려하여 가능하고 그리고 본 발명의 사상 및 범위의 일부분으로 여겨져야 함을 이해해야 한다.

본 명세서의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해 구성요소들 및/또는 방법들의 예들과 같은 다수의 특정한 상세가 제공된다. 하지만, 관련 기술의 당업자는 하나 이상의 특정한 상세 없이도 실시예가 실시될 수 있거나, 또는 다른 장치들, 시스템들, 조립체들, 방법들, 구성요소들, 재료들, 및/또는 일부분들 등을 써서 실시될 수 있음을 인식할 것이다. 다른 예들에 있어서는, 잘 알려진 구조들, 구성요소들, 시스템들, 재료들, 또는 동작들은 본 발명의 실시예들의 특징들을 애매하게 하지 않기 위해 구체적으로 제시되지 않거나 상세하게 설명되지 않는다. 본 발명은 특정 실시예를 이용하여 예시될 수 있지만, 이 예시는 본 발명을 임의의 특정 실시예로 한정하지 않으며, 또한 이 기술 분야의 당업자는 추가 실시예들이 쉽게 이해될 수 있고 또한 본 발명의 일부임을 인식할 것이다.

본 명세서에서 사용된 바와 같은, "포함한다", "포함하는", "가진다", "갖는" 또는 이들의 임의의 다른 변형의 용어들은 비-배타적으로 포함(non-exclusive inclusion)하는 것을 의미한다. 예를 들어, 구성요소들의 리스트를 포함하는 프로세스, 제품, 물건, 또는 장치는 반드시 그 구성요소들만으로 제한되는 것은 아니라, 명시적으로 나열되지 않았거나 이러한 프로세스, 제품, 물건, 또는 장치에 고유한 다른 구성요소들을 포함할 수 있다.

또한, 본 명세서에 사용된 "또는"의 용어는 달리 지적되지 않는다면 일반적으로 "및/또는"을 의미한다. 예를 들어, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A가 참이고(또는 존재하고) B는 거짓이다(또는 존재하지 않는다), A가 거짓이고(또는 존재하지 않고) B가 참이다(또는 존재한다), 및 A와 B는 둘 다 참이다(또는 존재한다). 다음에 오는 청구범위를 포함하여 본 명세서에서 사용된 바와 같은, 선행 용어의 부정관사 "a" 또는 "an"(그리고 선행 기초가 "a"나 "an"일 때의 정관사 "the(상기)")는 청구범위 내에서 분명하게 달리 지적되지 않는다면 (즉, 참조 기호 "a" 또는 "an"이 단지 단수만을 혹은 복수만을 명확하게 가리킨다고 지적되지 않는다면) 이러한 용어의 단수 및 복수를 둘 다 포함한다. 또한, 본 명세서의 상세한 설명에서 그리고 다음의 청구범위 전체에 걸쳐 사용된 바와 같은, "in(내(內))"의 의미는 문맥이 명확하게 달리 지시하지 않는 한 "in" 및 "on(상(上))"을 포함한다.

도면들/도표들에 도시된 하나 이상의 요소들은 더 분리되거나 집적되는 방식으로 또한 구현될 수 있고 특정 애플리케이션에 따라 유용하며, 또는 특정 경우들에서는 작동 불능으로 제거되거나 렌더링될 수 있음이 이해될 것이다. 또한, 도면들에 도시된 임의의 신호 화살표들은 달리 특별히 언급되지 않는 한, 단지 예시로서 고려되어야 하고 이들로 한정되지 않는다.

Claims

클록 발진기로서,
고속 클록 신호를 발생시키고 디지털 트리밍 기능부를 포함하는 고속 발진기;
클록 입력부에서 상기 고속 클록 신호를 수신하는 카운터;
로우 드리프트(low drift)를 갖고 상기 카운터를 제어하는 타임 베이스 - 상기 카운터는 기준 값과 카운터 값 간의 차이 값을 발생시킴; 및
상기 차이 값을 수신하고 상기 고속 발진기에 트리밍 데이터를 제공하는 디지털 적분기를 포함하는, 클록 발진기.
제 1 항에 있어서,
상기 기준 값은 OTP 코드에 의해 영구적으로 저장되는, 클록 발진기.
제 1 항에 있어서,
상기 타임 베이스는 RC 타임 베이스인, 클록 발진기.
제 1 항에 있어서,
상기 타임 베이스는 상기 카운터에 의해 리셋되는, 클록 발진기.
제 1 항에 있어서,
상기 카운터는 인에이블 입력부에서 타임 베이스 출력을 수신하도록 구성되는, 클록 발진기.
제 1 항에 있어서,
상기 기준 값은 타임 베이스의 지속시간의 추정값인, 클록 발진기.
제 1 항에 있어서,
상기 트리밍 데이터는 상기 차이 값과 이전의 주기 트리밍 데이터를 나타내는, 클록 발진기.
제 1 항에 있어서,
상기 카운터는 업 다운 카운터를 포함하는, 클록 발진기.
집적 회로로서,
시간 기준 값을 발생시키는 타임 베이스 회로;
상기 시간 기준 값을 수신하고, 그리고 상기 시간 기준 값의 지속시간에 따라 발생하는 HF 클록 펄스들의 카운트 수와 교정 수 간의 차이 값에 근거하여 에러 신호를 발생시키도록 구성되는 카운터;
상기 에러 신호에 근거하여 트리밍 기능을 발생시키도록 구성되는 디지털 적분기; 및
상기 트리밍 기능을 이용하여 제어 가능한 그리고 HF 클록 펄스들을 상기 카운터에 제공하도록 구성되는 고속 발진기를 포함하는, 집적 회로.
제 9 항에 있어서,
상기 에러 신호는 상기 시간 기준 값의 지속시간에 따라 발생하는 상기 HF 클록 펄스들의 수와 프로그램 가능한 교정 코드 간의 차이 값에 근거하는, 집적 회로.
제 10 항에 있어서,
상기 프로그램 가능한 교정 코드는 일회성(one time) 프로그램 가능 메모리에 저장되는 일회성 프로그램 가능 교정 코드인, 집적 회로.
제 10 항에 있어서,
상기 프로그램 가능한 교정 코드는 비휘발성 재기록 가능 메모리에 저장되는, 집적 회로.
제 9 항에 있어서,
상기 타임 베이스 회로는 로우 드리프트 RC 회로를 포함하는, 집적 회로.
제 9 항에 있어서,
상기 타임 베이스 회로는 워치 크리스탈(watch crystal)을 통해 제공될 수 있는, 집적 회로.
제 13 항에 있어서,
상기 프로그램 가능한 교정 코드는 상기 로우 드리프트 RC 회로에 의해 제공되는 타임 베이스 기준 값의 지속시간을 나타내는, 집적 회로.
제 14 항에 있어서,
상기 프로그램 가능한 교정 코드는 32.768 KHz 워치 크리스탈의 한 주기의 지속시간을 나타내는, 집적 회로.
제 9 항에 있어서,
상기 프로그램 가능한 교정 코드는 저가(low cost) 크리스탈의 m개의 주기들(전형적으로 4MHz 크리스탈의 128 주기들)의 지속시간을 나타내는, 집적 회로.
제 9 항에 있어서,
상기 타임 베이스 회로는 임의의 정확한 타임 베이스로부터 얻어질 수 있는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 로우 드리프트 RC 회로의 출력부의 단일 사이클에 근거하는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 로우 드리프트 RC 회로의 출력부의 복수의 사이클들에 근거하는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 32.768 KHz 워치 크리스탈의 단일 주기에 근거하는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 32.768 KHz 워치 크리스탈의 복수의 주기들에 근거하는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 임의의 정확한 타임 베이스의 단일 주기에 근거하는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 임의의 정확한 타임 베이스의 복수의 주기들에 근거하는, 집적 회로.
제 9 항에 있어서,
상기 시간 기준 값은 상기 카운터를 인에이블하도록 구성되는, 집적 회로.
제 9 항에 있어서,
상기 에러 코드 크기는 영역을 절약하기 위해 제한될 수 있는, 집적 회로.
제 23 항에 있어서,
상기 에러 코드의 최상위 비트(MSB)들은 튜닝 시간을 줄이기 위해 상기 적분기의 입력부에서 시프트될 수 있는, 집적 회로.
제 24 항에 있어서,
비트 웨이트(bit weight)에 따라 다른 시프트가 적용될 수 있는, 집적 회로.
제 9 항에 있어서,
상기 HF 발진기는 최종 HF 출력 주파수의 배수(multiple)로 동작할 수 있는, 집적 회로.
타임 베이스에 근거하여 시간 기준 값을 발생시키는 것;
HF 발진기가 HF 클록을 제공하는 것;
상기 시간 기준 값의 지속시간 동안 HF 클록 펄스들을 카운트하는 것;
상기 시간 기준 값의 지속시간의 상기 HF 클록 펄스 카운트와 교정 신호에 근거하여 에러 신호를 발생시키는 것;
상기 에러 신호에 근거하여 트리밍 코드를 발생시키는 것; 그리고
상기 트리밍 신호를 사용하여 고속 발진기를 제어하는 것을 포함하는 방법.
제 30 항에 있어서,
상기 교정 신호는 상기 시간 기준 값의 추정된 에러를 나타내는 일회성 프로그램 가능 신호인 방법.
제 31 항에 있어서,
상기 시간 기준 값은 로우 드리프트 RC 회로를 사용하여 생성되는 방법.
제 32 항에 있어서,
상기 시간 기준 값은 상기 로우 드리프트 RC 회로의 출력의 단일 사이클을 입력으로서 수신하는 단일 비교기를 사용하여 생성되는 방법.
제 33 항에 있어서,
상기 시간 기준 값은 상기 시간 기준 값의 지속시간을 카운트하기 위한 카운터의 인에이블 입력부에 입력되는 방법.