KR20070033640A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀지역과 주변지역으로 구획되고, 셀지역에 금속 하부전극, 유전체막 및 금속 상부전극으로 이루어진 MIM 캐패시터가 형성된 반도체 기판을 마련하는 단계와, 상기 기판의 전면 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막을 CMP하는 단계와, 상기 CPM된 제1층간절연막 상에 제2층간절연막을 형성하는 단계 및 상기 제2층간절연막 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1층간절연막을 CMP하는 단계는, 산화막용 슬러리를 사용하여 1차 CMP하는 단계와 MIM 캐패시터 형성시에 발생된 금속성 이물질을이 제거되도록 금속막용 슬러리를 사용하여 2차 CMP하는 단계로 구성하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 반도체기판 12: 캐패시터용 플러그
13: 하지층 14: 산화막
15: 홀 16: 금속 하부전극
17: 유전체막 18: 금속 상부전극
19: 제1층간절연막 20: 제2층간절연막
100: MIM 캐패시터 200: 금속성 이물질
300: 금속배선
본 발명은 엠아이엠(Metal-Insulator-Metal, 이하 MIM) 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 하부 전극용 금속막 에치백 후 기판 전면에 발생된 파티클을 제거할 수 있는 MIM 캐패시터 형성방법에 관한 것이다.
캐패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 장소로서 기능한다. 이러한 캐패시터는 하부 전극과 상부 전극 사이에 유전체막이 개재된 형상을 갖으며, 전형적으로 PIP(Poly-Insulator-Poly) 구조로 형성되어 왔다. 그런데, 소자의 고성능화를 위해 보다 우수한 캐패시터가 요구됨에 따라, 최근에는 MIM(Metal-Insulator-Metal) 구조가 부각되고 있다.
여기서, 현재 수행되고 있는 MIM 캐패시터 형성방법을 간략하게 설명하도록 한다.
캐패시터용 플러그를 포함한 소정의 하지층이 형성된 실리콘 기판을 마련한다. 그런다음, 상기 캐패시터용 플러그를 포함한 하지층 상에 산화막을 두껍게 증착한 후, 상기 산화막의 일부분을 선택적으로 식각하여 상기 캐패시터용 플러그를 노출시키면서 후속에서 형성될 캐패시터 하부 전극 영역을 한정하는 홀을 형성한다. 다음으로, 상기 홀의 측벽 및 캐패시터용 플러그 상에 금속 하부전극(storage node)을 형성한 후, 상기 금속 하부 전극 상에 유전체막(dielectric)과 금속 상부전극(plate node)을 차례로 형성함으로써, MIM 캐패시터 형성을 완성한다.
그러나, 종래의 기술에 딸 형성된 MIM 캐패시터 형성방법은 다음과 같은 문제점이 있다.
MIM 캐패시터 형성을 위한 금속 하부막 및 금속 상부막 증착시 원하지 않은 이물질이 생성되거나, 또는, 금속 하부전극 및 금속 상부전극 형성을 위한 식각 공정시 부산물로 인하여 이물질이 MIM 캐패시터에 생성된다. 이러한 이물질은 금속 성분을 가지고 있어 후속 산화막용 슬러리를 사용하는 층간절연막 CMP 공정에서 거 의 제거가 되지 않는다. 결국, MIM 캐패시터에 생성된 금속 성분의 이물질은 MIM 캐패시터의 금속 상부전극과 금속배선(metal line)간의 전기적 브릿지(bridge)를 발생시키는 원인이 되며, 이러한 전기적 브릿지는 DC fail(페일)을 유발시켜, 결국, 소자 수율에 치명적인 악영향을 미친다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, MIM 캐패시터에 생성된 금속 성분의 이물질을 제거할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀지역과 주변지역으로 구획되고, 셀지역에 금속 하부전극, 유전체막 및 금속 상부전극으로 이루어진 MIM 캐패시터가 형성된 반도체 기판을 마련하는 단계; 상기 기판의 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 CMP하는 단계; 상기 CPM된 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막 상에 금속배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 제1층간절연막을 CMP하는 단계는, 산화막용 슬러리를 사용하여 1차 CMP하는 단계와 MIM 캐패시터 형성시에 발생된 금속성 이물질을이 제거되도록 금속막용 슬러리를 사용하여 2차 CMP하는 단계로 구성되는 것을 특징으로 한다.
여기서, 상기 산화막용 슬러리는 산화막:금속막의 선택비가 10:1∼15:1인 것을 특징으로 한다.
상기 금속막용 슬러리는 산화막:금속막의 선택비가 1:5∼1:10인 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1을 참조하면, 셀지역과 주변지역으로 구획되고, 셀지역에 캐패시터용 플러그(11)를 포함한 소정의 하지층(12)이 형성된 실리콘 기판(10)을 마련한다. 그런다음, 상기 캐패시터용 플러그(11)를 포함한 하지층(12) 상에 산화막(13)을 두껍게 증착한 후, 상기 산화막(14)의 일부분을 선택적으로 식각하여 상기 캐패시터용 플러그(11)를 노출시키면서 후속에서 형성될 금속 하부전극 영역을 한정하는 홀(15)을 형성한다.
다음으로, 상기 홀(15) 표면 및 산화막(14) 상에 MIM 캐패시터의 금속 하부전극(16)을 형성한 후, 상기 금속 하부전극(16)상에 유전체막(17)과 금속 상부전극(18)을 차례로 형성하여 MIM 캐패시터(100)를 형성한다. 여기서, 상기 MIM 캐패시터 형성시에 원하지 않는 금속성 이물질(200)이 생성하게 된다.
도 2를 참조하면, 상기 MIM 캐패시터(200)를 포함한 기판의 전면 상에 제1층간절연막(19)을 증착한다. 이 때, 상기 제1층간절연막(19)은 금속성 이물질(200)을 포함하며 증착되며, MIM 캐패시터 형성시에 발생된 셀지역과 주변지역간에 단차로 인하여 제1층간절연막(19) 증착시에도 여전히 단차가 발생한다.
도 3을 참조하면, 상기 셀지역과 주변지역간의 단차를 제거하기 위하여 제1층간절연막(19)을 산화막용 슬러리를 사용하여 1차 CMP한다. 여기서, 상기 산화막용 슬러리는 산화막:금속막의 선택비가 10:1∼15:1이다. 이 때, 금속성 이물질(200)은 제거되지 않는다.
도 4를 참조하면, 상기 1차 CMP된 제1층간절연막(19)을 금속성 이물질(200)이 제거되도록 금속막용 슬러리를 사용하여 2차 CMP한다. 여기서, 상기 금속막용 슬러리는 산화막:금속막의 선택비가 1:5∼1:10이다. 이 때, 상기 금속성 이물질(200)은 2차 CMP된 층간절연막(19)의 표면까지 제거된다.
도 5를 참조하면, 상기 2차 CMP된 제1층간절연막(19) 상에 제2층간절연막(20)을 증착한다. 그런다음, 상기 제2층간절연막(20) 상에 배리어막과 배선용 금속막으로 이루어진 금속배선(300)을 형성한다. 여기서, 상기 제2층간절연막(20)이 금속성 이물질(200)의 표면에 완전 증착되어 금속성 이물질(200)이 상부 구조와 안전 고립된다. 따라서, 상부 구조와 완전 고립된 금속성 이물질(200)은 MIM 캐패시터의 금속 상부전극(18)과 금속배선간(300)의 전기적인 브릿지로 작용할 수 없게 된다.
이 후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 MIM 캐패시터 형성시 생성된 금속성 이물질을 제거하기 위해 산화막 슬러리를 사용하여 1차로 CMP된 층간절연막을 금속성 슬러리를 사용하여 2차로 층간절연막을 CMP함으로써, MIM 캐패시터에 형성된 금속성 이물 질을 층간절연막의 표면까지 제거할 수 있다. 이로 인해, 상기 층간절연막의 표면까지 제거된 금속성 이물질은 후속 층간절연막과 완전히 고립되기 때문에 후속 금속배선과 MIM 캐패시터의 금속 상부전극간의 전기적 브릿지 작용을 할 수가 없게 된다.
이상에서와 같이, 본 발명은 MIM 캐패시터 형성시에 생성된 금속성 이물질을 제거하기 위해 후속 층간절연막 CMP 공정을 금속막용 슬러리를 사용하여 수행함으로써, 금속성 이물질도 평탄화 되어 CMP된 층간절연막의 표면까지 제거된다. 다음으로, 상기 CMP된 층간절연막 상에 또 다른 층간절연막을 증착함으로 인하여 금속성 이물질이 상부 구조와 완전히 고립된다.
따라서, 본 발명은 상부 구조와 완전히 고립된 금속성 이물질은 후속 금속배선과 MIM 캐패시터의 금속 상부전극간의 전기적 브릿지 작용을 할 수 없어 소자의 수율 향상을 기대할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다

Claims (3)

  1. 셀지역과 주변지역으로 구획되고, 셀지역에 금속 하부전극, 유전체막 및 금속 상부전극으로 이루어진 MIM 캐패시터가 형성된 반도체 기판을 마련하는 단계; 상기 기판의 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 CMP하는 단계; 상기 CPM된 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 및 상기 제2층간절연막 상에 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법에 있어서,
    상기 제1층간절연막을 CMP하는 단계는, 산화막용 슬러리를 사용하여 1차 CMP하는 단계와 MIM 캐패시터 형성시에 발생된 금속성 이물질을이 제거되도록 금속막용 슬러리를 사용하여 2차 CMP하는 단계로 구성되는 것을 특징하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 산화막용 슬러리는 산화막:금속막의 선택비가 10:1∼15:1인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 금속막용 슬러리는 산화막:금속막의 선택비가 1:5∼1:10인 것을 특징으로 하는 반도체 소자의 제조방법.
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