KR20070032789A - 실리콘 에피택셜 웨이퍼 및 그 제조방법 - Google Patents

실리콘 에피택셜 웨이퍼 및 그 제조방법 Download PDF

Info

Publication number
KR20070032789A
KR20070032789A KR1020077001277A KR20077001277A KR20070032789A KR 20070032789 A KR20070032789 A KR 20070032789A KR 1020077001277 A KR1020077001277 A KR 1020077001277A KR 20077001277 A KR20077001277 A KR 20077001277A KR 20070032789 A KR20070032789 A KR 20070032789A
Authority
KR
South Korea
Prior art keywords
silicon epitaxial
oxygen
less
epitaxial wafer
silicon
Prior art date
Application number
KR1020077001277A
Other languages
English (en)
Inventor
후미타카 쿠메
토모스케 요시다
켄 아이하라
료지 호시
사토시 토베
나오히사 토다
후미오 타하라
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20070032789A publication Critical patent/KR20070032789A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/20Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02Heat treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thermal Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

실리콘 에피택셜 웨이퍼(100)는, CZ법에 의해 제조되고, 또한, 저항율이 0.018Ω·cm 이하가 되도록 보론이 도핑된 실리콘 단결정 기판(1) 상에, 실리콘 에피택셜 층(2)을 형성하여 이루어진다. 실리콘 에피택셜 웨이퍼(100)를 구성하는 실리콘 단결정 기판(1) 중에는, 밀도 1×108cm-3 이상 3×109cm-3 이하의 벌크 적층결함을 갖는다. 이것에 의해, 보론 도핑에 의한 저항율 0.018Ω·cm 이하의 p+CZ 기판을 사용함과 동시에, 산소 석출물이 관찰 곤란한 치수로 되어 있음에도 불구하고, IG효과는 충분하게 확보할 수 있고, 또한, 기판의 휨이나 변형 등의 문제도 발생하기 어렵게 되도록, 이 산소 석출물의 형성상태를 적성화 할 수 있는 실리콘 에피택셜 웨이퍼를 제공한다.
Figure 112007005274638-PCT00001
쵸크랄스키법, 실리콘 단결정 기판, 실리콘 에피택셜 층, 실리콘 에피택셜 웨이퍼.

Description

실리콘 에피택셜 웨이퍼 및 그 제조방법{SILICON EPITAXIAL WAFER AND PROCESS FOR PRODUCING THE SAME}
본 발명은 비교적 고농도의 보론(붕소)이 첨가된 실리콘 단결정 기판 상에, 실리콘 에피택셜 층을 기상성장 하여 이루어지는 실리콘 에피택셜 웨이퍼 및 그 제조방법에 관한 것이다.
저항율이 0.018Ω·cm 이하의 저저항율이 되도록, 쵸크랄스키법(Czochralski법; 이하, 단지 CZ법이라고 함)에 의해 고농도의 보론이 첨가되어서 제조된 실리콘 단결정 기판(이하, p+CZ 기판이라고 함) 상에, 실리콘 에피택셜 층을 기상성장 하여 얻어지는 실리콘 에피택셜 웨이퍼는, 예를 들면 래치업 방지를 위해, 또는, 소자형성 영역을 무결함화 하기 위해서 널리 사용되고 있다.
p+CZ 기판에는, 결정 인상 공정에서 결정이 고화하고나서 실온까지 냉각되는 동안에, 다수의 산소 석출핵이 형성되고 있다. 산소 석출핵의 치수는 통상 1nm 이하로 극히 작다. 석출핵은 상기의 핵형성온도 이상이고 실리콘 단결정 벌크에의 재고용에 관계되는 어떤 임계온도 이하에 유지된 경우, 산소 석출물로 성장한다. 이 산소 석출물은 BMD(Bulk Micro Defect)의 하나로, 내압 저하나 전류 리크 등의 불량요인이 되기 때문에, 디바이스 형성영역에는 최대한 형성되어 있지 않은 것이 바람직하다. 그러나, 소자 형성에 이용되지 않는 기판영역에서는, 이 산소 석출물을, 디바이스 공정에서의 중금속 성분의 게터로서 유효 활용할 수 있으므로, 실리콘 에피택셜 웨이퍼에서도, 성장용의 실리콘 단결정 기판에는, 휨 등의 문제가 발생하지 않는 범위에서 산소 석출물을 적극 형성하는 것이 행해지고 있다. 이러한 산소 석출물에 의한 중금속의 게터링 효과는 소위 IG(Intrinsic Gettering) 효과의 하나이다.
그런데, 산소 석출물의 석출핵은, 상기의 임계온도보다도 고온에 유지하면, 실리콘 단결정 벌크에 재고용되어 소멸하는 것이 알려져 있다. 실리콘 에피택셜 웨이퍼에서는, 실리콘 에피택셜 층의 기상성장 공정이, 핵소멸되는 1100℃ 이상의 고온 열처리에 상당하기 때문에, 기상성장 전에 다수 존재하고 있던 산소 석출핵도, 이 기상성장의 열 이력에 의해 대폭 감소하게 된다. 석출핵이 감소하면, 사용하는 실리콘 단결정 기판의 초기 산소농도가 높아도, 반도체 디바이스 제조공정에서의 산소 석출물의 형성은 억제되어, IG 효과는 그다지 기대할 수 없게 된다.
그래서, 이 문제를 해결하기 위해서, 실리콘 에피택셜 웨이퍼에 450℃ 이상 750℃ 이하의 저온 열처리를 시행하여, p+CZ 기판 중에 새롭게 산소 석출핵을 형성시키고, 그 후에 중온 열처리(저온 열처리와 고온 열처리 사이의 온도범위)를 시행하여 산소 석출물을 성장시키는 방법이 제안되어 있다(일본 특개평9-283529호 공보, 일본 특개평10-270455호 공보, 국제공개 WO 01/056071호 공보). 또, 일본 특 개평9-283529호 공보에는, p+CZ 기판 중에 산소 석출핵 또는 산소 석출물을 형성한 후에 실리콘 에피택셜 층을 기상성장 함으로써, 실리콘 에피택셜 웨이퍼를 제조하는 방법도 제안되어 있다.
그런데, 보론 도핑에 의한 p+CZ 기판에서는, 일본 특개평9-283529호 공보, 일본 특개평10-270455호 공보, 국제공개 WO 01/056071호 공보에 개시되어 있는 바와 같이, 기판의 저항율이 작을 수록(즉, 보론 농도가 높아질 수록), 산소 석출핵의 형성 밀도, 나아가서는 중온 열처리 후의 산소 석출물의 형성 밀도가 높아지는 경향이 있다. 이것은, p+CZ 기판에 첨가되어 있는 다량의 보론(도판트)이 실리콘 벌크 중에서 음이온화 되고, 이것이, 산소 석출을 저해하는 양으로 대전된 격자간 실리콘 원자와 결합하여, 그 이동을 억제하는 것이 원인이라고 생각되고 있다.
전술의 IG 효과의 관점에서는, 일반적으로는, 산소 석출물의 형성 밀도는 많으면 많을 수록 유리해진다고 생각되고 있다. 그러나, 산소 석출물의 형성 밀도는, 어떤 상한값을 초과하면 IG효과 자체는 한계점이 되어, 그 이상으로 과도하게 산소 석출물의 형성 밀도가 증대하는 것은, 기판의 휨이나 변형등을 초래하기 쉬워지기 때문에, 오히려 바람직하지 않은 것을 알 수 있었다.
다른 한편, 기판 중의 초기 산소농도가 거의 동일하면, 산소 석출물의 총 석출 부피는 거의 동일하게 된다고 생각되므로, 산소 석출물의 형성 밀도(보다 정확하게는, 수형성 밀도)가 많아지면, 얻어지는 산소 석출물의 조직 형태가 보다 미세화 되는 것은 명확하다. 최종적으로 얻어지는 IG효과를 적정화 하기 위해서는, 기 판 중의 산소 석출물의 형성 밀도를 제어 패러미터로 하는 것이 보다 직접적이고, 종래의 양산 공정에서는 기판 단면의 광학현미경 관찰이나 적외 산란 토모그래피에 의해 산소 석출물 밀도의 측정을 행하고 있었다. 그러나, 보론 도핑에 의한 p+CZ 기판(저항율 0.018Ω·cm 이하)에서는, 산소 석출물의 치수가 서브마이크로 오더가 되어, 광학현미경관찰을 사용하는 경우에는, 500배∼1000배의 고배율로 관찰을 행할 필요가 생긴다. 광학현미경을 사용하여 이러한 고배율로 관찰을 행하면 초점을 맞추기 대단히 힘들어, 산소 석출물 밀도의 측정에 장시간을 필요로 한다. 또, 산소 석출물을 보기 쉽게 하기 위해서 일반적으로는 기판 표면에 선택 에칭을 시행하여 관찰을 행하지만, 그 선택 에칭에 의해 면 거칠어짐이 발생하면, 미세한 산소 석출물은 보기 어렵게 된다. 적외 산란 토모그래피는 장치 간 측정값의 상관을 잡기 어렵다.
또한, 산소 석출물을 관찰 가능하게 하기 위한 선택 에칭에도, 실제로는 종래 의 방법에는 큰 문제가 있다. 예를 들면, JIS:HO609(1999)에는, 결정결함 관찰용의 선택 에칭액으로서 불산/질산/아세트산/물의 용적비를 규정한 혼합산 수용액이 개시되어 있는데, 본 발명자 등의 검토에 의하면, 보론 도핑에 의한 저항율 0.018Ω·cm 이하의 p+CZ 기판에 대해, 이 액에서는 산소 석출물을 관찰 가능하게 되도록 에칭하는 것이 대단히 어렵다. 또, 투과형 전자현미경에서는 시료작성 등에 엄청난 노력을 요하는데다, 관찰 시야도 한정되어 있기 때문에, 양산용으로서의 산소 석출물의 계수방법에는 전혀 맞지 않는다.
따라서, 이상과 같은 요인에 의해, 종래 개시되어 있는 p+CZ 기판의 산소 석출물 밀도는, 보다 많은 산소 석출물이 형성되어 있음에도 불구하고, 상기 광학적 수법에 의한 분해능의 한계나 선택 에칭 조건의 부적당성 등에 의해, 실제보다도 낮은 값으로 계수되어 있을 가능성이 높다. 그 결과, 진정한 산소 석출물의 형성 밀도가 현실에는 과다하게 되어, 기판의 휨이나 변형 등의 문제도 발생하기 쉬워진다.
본 발명의 과제는, 보론 도프에 의한 저항율 0.018Ω·cm 이하의 p+CZ 기판을 사용함과 동시에, 산소 석출물이 관찰 곤란한 치수로 되어 있음에도 불구하고, IG효과를 충분하게 확보할 수 있고, 또한, 기판의 휨이나 변형 등의 문제도 발생하기 일으키기 어렵게 되도록, 이 산소 석출물의 형성 상태를 적성화 할 수 있는 실리콘 에피택셜 웨이퍼와, 그 제조방법을 제공하는 것에 있다.
본 발명의 실리콘 에피택셜 웨이퍼는, 상기 과제를 해결하기 위해 행해진 것으로, CZ법에 의해 제조되고, 또한, 저항율이 0.018Ω·cm 이하가 되도록 보론이 도핑된 실리콘 단결정 기판(p+CZ 기판) 상에, 실리콘 에피택셜 층을 형성하여 이루어지는 실리콘 에피택셜 웨이퍼에 있어서, 실리콘 에피택셜 웨이퍼를 구성하는 상기 실리콘 단결정 기판 중에, 밀도 1×108cm-3 이상 3×109cm-3 이하의 벌크 적층결함(이하, BSFs라 기재함)을 갖는 것을 특징으로 한다.
본 발명자들은, 상기 보론 도핑 p+CZ 기판을 사용한 실리콘 에피택셜 웨이퍼에서, 종래의 수법으로는 검출이 곤란하게 될수록 산소 석출물이 미세하게 되는 점을 감안하여, IG효과는 충분하게 확보할 수 있고, 또한, 기판의 휨이나 변형 등의 문제도 발생하기 어렵게 되는 범위를, 산소 석출물의 형성 밀도와는 다른 패러미터에 의해 적성화하는 것을 검토했다. 그 결과, 산소 석출물을 열처리함으로써 도입되는 BSFs가, 미세화된 산소 석출물의 형성 밀도와 양호한 상관을 갖게 되고, 또한, 그 BSFs의 형성 밀도가, 1×108cm-3 이상 3×109cm-3 이하일 때의, 보론 도핑 p+CZ 기판을 사용한 실리콘 에피택셜 웨이퍼에서, 상기 소기의 특성이 충족 가능하게 되는 것을 발견하고, 본 발명을 완성하기에 이르렀다.
종래에는, 미세한 산소 석출물의 형성 밀도를 광학적 수법에 의해 무리하게 측정하려고 하고 있었기 때문에, 그 측정값에는 오차도 많고, 보론 도핑 p+CZ 기판을 사용한 실리콘 에피택셜 웨이퍼에 한정해서 말하자면, 일반적으로 인지되어 있는 산소 석출물 형성 밀도의 적정 수치 범위도, 반드시 신뢰할 수 있는 것이라고는 할 수 없다. 이에 반해, 본 발명에서 채용하는 BSFs는, 산소 석출물에 비해 광학현미경 관찰에 의한 검출이 훨씬 용이하여, 계수 미스도 발생하기 어렵다. 따라서, 산소 석출물의 계수정밀도에 구애받지 않고, 당해 BSFs의 형성 밀도를 사용하여 적정 범위를 규정함으로써 실제로 형성되는 산소 석출물이 상당히 미세화 되어 있어도, IG효과 확보와 기판의 휨 방지를 양립시킨 특성을 확실하게 실현할 수 있다.
BSFs는, 산소 석출물을 열처리 함으로써 도입되는 결정결함으로, 열처리 완료된 실리콘 에피택셜 웨이퍼를 선택 에칭함으로써, 광학현미경하에서 50배∼100배의 배율에서도 관찰할 수 있다. BSFs의 밀도는, 광학현미경하에서 관찰한 BSFs의 단위면적당의 개수에 에칭값을 나누어서 구할 수 있다. 예를 들면 실리콘 에피택셜 웨이퍼를 에칭값 0.5㎛로 선택 에칭하고, 배율 1000배의 광학현미경하에서 촬영한 7cm×9cm의 사진에 23개의 BSFs가 관찰되었을 경우, BSFs의 밀도는 23×(1000)2/(7×9)/0.5×104=7.3×109cm-3로서 산출된다.
BSFs의 밀도가 1×108cm-3 미만이 되면, 산소 석출물의 형성 밀도가 불충분하게 되어, IG 효과를 충분하게 확보할 수 없게 된다. 다른 한편, BSFs의 밀도가 3×109cm-3을 초과하면, 산소 석출물의 형성 밀도가 과잉하게 되어, 기판의 휨 등을 발생하기 쉬워진다. BSFs의 밀도는, 보다 바람직하게는, 5×108cm-3 이상 2×109cm-3 이하로 하는 것이 좋다.
또, 기판의 저항율이 0.018Ω·cm보다 높아지면, 산소 석출을 촉진하는 보론의 농도가 지나치게 작아, 산소 석출물이 미세화 됨으로 인한 문제가 애당초 발생하지 않고, 산소 석출핵의 개수도 감소하기 때문에, IG효과를 충분하게 확보할 만한 산소 석출물의 형성 밀도를 확보할 수 없게 된다. 이 관점에서, 기판의 저항율은 0.014Ω·cm 미만으로 설정하는 것이 보다 바람직하다. 다른 한편, 산소 석출물의 형성 밀도가 과도하게 증가하여 기판의 휨 등을 발생하기 어렵게 하는 관점에서는, 기판의 저항율은 0.011Ω·cm 이상이 되도록 설정하는 것이 바람직하다.
또, 실리콘 단결정 기판 중의 초기 산소농도는 6×1017cm-3 이상 10×1017cm-3 이하인 것이 바람직하다. 초기 산소농도가 6×1017cm-3 미만에서는, 산소 석출물의 형성 밀도를 충분하게 확보할 수 없게 되어, IG 효과를 충분하게 기대할 수 없다. 반대로, 초기 산소농도가 10×1017cm-3를 초과하면, 산소 석출물의 형성 밀도가 과다하게 되어, 휨 등의 웨이퍼의 변형이 갑자기 커질 가능성이 높아진다. 또한 본 명세서에서 산소농도의 단위는, JEIDA(사단법인 일본전자공업진흥회의 약칭. 현재는 JEITA(사단법인 전자정보기술산업협회)로 개칭됨)의 기준을 사용하여 나타내는 것으로 한다.
또, 본 발명의 실리콘 에피택셜 웨이퍼의 제조방법은,
CZ법에 의해 제조되고, 또한 저항율이 0.018Ω·cm 이하가 되도록 보론이 도핑된 실리콘 단결정 기판 상에, 실리콘 에피택셜 층을 기상성장 하는 기상성장 공정과,
기상성장 공정 후에, 450℃ 이상 750℃ 이하의 범위 내에서, 산소 석출핵을 형성하는 저온 열처리 공정과, 저온 열처리의 온도보다도 높고, 기상성장의 온도보다도 낮은 범위 내의 중온 열처리를 시행하고, 실리콘 단결정 기판 중의 BSFs 밀도를 1×108cm-3 이상 3×109cm-3 이하로 하는 중온 열처리 공정을 이 순서로 행하는 것을 특징으로 한다.
IG 효과를 충분하게 확보할 만한 산소 석출물의 형성 밀도를 확보하기 위해서는 기판의 저항율을 0.014Ω·cm 미만으로 설정하는 것이 보다 바람직하다.
기상성장 공정 후에 상기 온도 범위 내에서의 저온 열처리를 행함으로써, 이 기상성장 공정 중에 소멸·감소한 산소 석출핵을 IG효과 확보의 점에서 필요한 형성 밀도가 되도록 복원할 수 있다. 그 후, 저온 열처리의 온도보다도 높게 기상성장의 온도보다도 낮은 범위 내의 온도, 보다 구체적으로는, 800℃ 이상 1100℃ 미만 중온 열처리를 더 행함으로써, 산소 석출핵을 산소 석출물로 할 수 있고, 동시에, 그 일부가 BSFs이 된다.
본 발명의 실리콘 에피택셜 웨이퍼는, 저저항율의 보론 도핑 p+CZ 기판을 사용하기 때문에, 산소 석출물은, 선택 에칭 후에 비교적 큰 것이 광학현미경을 사용하여 500배∼1000배의 고배율로 겨우 보일 정도(평균치수로 300nm 이하라고 생각됨)의 미세한 것이 주체가 되기 때문에, 정확한 석출핵의 밀도는 결국 추정할 수 없다. 그래서, 본 발명의 제조방법에서는, 중온 열처리 후는 BSFs 밀도이면 용이하게 관찰가능한 점에 착안하여, 실리콘 단결정 기판 중의 BSFs 밀도가 전술의 적정 수치 범위 내가 되는 조건으로, 기상성장 후에 저온 열처리와 중온 열처리를 행하도록 한다. 이것에 의해, IG효과 확보와 기판의 휨 방지를 양립시킨 본 발명의 에피택셜 웨이퍼를 확실하게 얻을 수 있다.
상기한 바와 같이, 본 발명이 적용 대상으로 하는 보론 도핑 p+CZ 기판에서는, 산소 석출핵의 개수를 직접 특정하는 것은 곤란하기 때문에, 이것 대신에 BSFs의 형성 밀도가 상기의 범위 내의 것이 되도록 보론 농도에 따라 저온 열처리의 온도 및 시간을 수시로 적정화 할 필요가 있다. 그러나, 450℃ 미만에서는 BSFs(또는 산소 석출핵)의 형성수가 극단적으로 적어지고, 반대로 750℃를 초과하면 격자 간 산소의 과포화도가 지나치게 낮기 때문에, BSFs(또는 산소 석출핵)의 형성수는 불충분하게 된다. 그 때문에, 상기 저온 열처리의 온도는 450℃ 이상 750℃ 이하의 범위 내에서 설정한다.
도 1은 본 발명의 실리콘 에피택셜 웨이퍼를 도시한 개략적인 도면,
도 2는 본 발명의 실리콘 에피택셜 웨이퍼의 제조방법을 도시한 설명공정도,
도 3은 BSFs 밀도와 산소 석출물 밀도와의 관계를 도시한 도면,
도 4는 배율 1000배의 광학현미경으로 촬영한 BSFs과 산소 석출물이다.
이하에, 도면을 사용하여 본 발명을 실시하기 위한 최선의 형태를 설명한다.
도 1은, 본 발명의 실리콘 에피택셜 웨이퍼(100)를 도시하는 개략도이다. 본 발명의 실리콘 에피택셜 웨이퍼(100)는 CZ법에 의해 저항율이 0.009Ω·cm 이상 0.018Ω·cm 이하가 되도록 보론이 도핑된 실리콘 단결정 기판(1) 상에, 1100℃ 이상의 온도에서 실리콘 에피택셜 층(2)을 기상성장 하여 이루어진다. 실리콘 에피택셜 웨이퍼(100)에는 기상성장 후에 450℃ 이상 750℃ 이하의 저온 열처리가 행해져 있고, 또한 저온 열처리의 온도보다 높고 기상성장온도 보다 낮은 범위 내의 중 온 열처리를 행함으로써, 실리콘 단결정 기판(1)에, 산소 석출물(12)과 밀도 1×108cm-3 이상 3×109cm-3 이하의 BSFs(13)가 형성된다. 산소 석출물(12)은 대단히 미세하지만, 대략 BSF(13)의 10배 전후의 밀도로 형성되고, IG 효과를 발현한다.
실리콘 단결정 기판(1) 중의 격자간 산소농도는, 6×1017cm-3 이상 10×1017cm-3 이하로 제어되어 있다. 격자간 산소농도가 6×1017cm-3에 도달해 있지 않으면, 기상성장 후에 예를 들면 3시간 미만의 단시간에 행하는 450℃ 이상 750℃ 이하의 저온 열처리에서는, 실리콘 단결정 기판(1) 중에 충분한 밀도의 산소 석출핵(11)(도 2)이 형성되기 어렵고, 그 후 중온 열처리에서 충분한 밀도의 산소 석출물(12)도 형성하기 어렵게 되어, 게터링 효과를 충분하게 기대할 수 없다. 반대로, 격자간 산소농도가 10×1017cm-3을 초과하면, 저온 열처리에서 다량의 산소 석출핵(11)이 형성되기 때문에 중온 열처리에 의해 산소 석출물(12)이 과다하게 되어, 웨이퍼의 변형이 갑자기 커질 가능성이 높아진다. 또한, 웨이퍼의 변형을 억제하기 위해서는, 산소 석출물(12)의 밀도를 1×1011cm-3 미만으로 하는 것이 바람직하다.
도 2는 본 발명의 실리콘 에피택셜 웨이퍼(100)의 제조방법을 나타내는 개략 공정도이다. 먼저, 보론을 첨가하여 저항율이 0.009Ω·cm 이상 0.018Ω·cm 이하, 초기 산소농도가 6×1017cm-3 이상 10×1017cm-3 이하로 조정된 p+형 CZ 실리콘 단 결정 기판(1)(이하, 간단히 기판(1)이라고 함)을 준비한다(도 2의 공정(a)). 기판(1) 중에는, 결정 인상 공정에서 실리콘 단결정이 고화하고나서 실온까지 냉각되는 동안에 형성된 산소 석출핵(11)이 존재한다.
다음에, 기판(1) 상에 1100℃ 이상의 온도에서 실리콘 에피택셜 층(2)을 기상성장 하는 기상성장 공정을 행하여, 실리콘 에피택셜 웨이퍼(50)를 얻는다(도 2의 공정(b)). 기상성장 공정은 1100℃ 이상의 고온에서 이루어지기 때문에, 결정 인상 공정에서 형성된 기판(1) 중의 산소 석출핵(11)의 대부분이 용체화 된다.
기상성장 공정 후, 실리콘 에피택셜 웨이퍼(50)를 도시하지 않는 열처리 노에 투입하고, 산화성 분위기 중, 450℃ 이상 750℃ 이하의 저온 열처리를 소정 시간 시행하고, 상기 기판(1) 중에 산소 석출핵(11)을 다시 형성하고, 실리콘 에피택셜 웨이퍼(60)로 한다(도 2의 공정(c)). 산화성 분위기는, 예를 들면 건조산소가 질소 등의 불활성가스로 희석되어서 이루어지는 분위기이지만, 건조산소 100%의 분위기이어도 된다. 저온 열처리는, 450℃ 미만의 온도에서 행하면 격자간 산소의 확산이 극단적으로 늦어져, 산소 석출핵(11)이 형성되기 어렵다. 또, 저온 열처리온도가 750℃를 초과하면, 격자 간 산소의 과포화도가 낮아지기 때문에, 역시 산소 석출핵(11)이 형성되기 어렵게 된다.
산소 석출핵(11)은, 800℃ 이상 1100℃ 미만 중온 열처리를 더 시행함으로써 산소 석출물(12)로 됨(도 2의 공정(d))과 동시에, 그 일부가 BSF(13)이 되어, 실리콘 에피택셜 웨이퍼(100)가 얻어진다. 이때 관찰되는 BSF의 밀도가 1×108cm-3 이 상 3×109cm-3 이하가 되도록, 전술의 저온 열처리와 중온 열처리의 온도 및 시간을 조정한다.
실시예 1
이하에, 실시예를 들어 본 발명을 더욱 구체적으로 설명한다. 또한, 본 실시예에 기재되는 실리콘 단결정 기판(1)의 초기 산소농도는, 불활성가스 융해법에 의한 측정값을, 통상 저항율(1∼20Ω·cm)의 기판을 사용하여 구해진 푸리에 변환 적외분광법과 불활성가스 융해법과의 상관관계에 기초하여 환산한 것이다. 또, 산소 석출물 밀도(11)와 BSF 밀도(13)는 산소 석출핵(11)이 형성된 실리콘 에피택셜 웨이퍼(60)에 중온 열처리를 더욱 시행함으로써 산소 석출물(12)과 BSF(13)을 형성시킨 후에, 불산(49∼50wt%):질산(60∼62wt%):아세트산(99∼100wt%):물=1:15:6:6(용량비)로 이루어지는 에칭액을 사용하여 선택 에칭하고, 배율 1000배의 광학현미경을 사용하여 측정한다. 이 조성의 에칭액을 사용하면, 상기 JIS에 개시되어 있는 에칭액과 비교하여, BSF(13)뿐만 아니라, 미세한 산소 석출물(12)도 명료하게 관찰할 수 있게 된다. 도 4는, 그 예를 도시하는 광학 현미경 관찰 화상으로, 비교적 가늘고 길게 막대 형상으로 표시되어 있는 것이 BSF(13), 분산된 점 모양으로 미세하게 확인되는 것이 산소 석출물(12)이다.
먼저, 저항율 0.012Ω·cm, 초기 산소농도 6.8×1017cm-3(13.6ppma)의 보론 도핑 실리콘 단결정 기판(1)을 준비하고, 이 기판(1)의 (100) 주표면 상에, 저항율 20Ω·cm, 두께 5㎛의 실리콘 에피택셜 층(2)을 1100℃의 온도에서 기상성장 시켜, 실리콘 에피택셜 웨이퍼(50)를 얻는다.
다음에, 실리콘 에피택셜 웨이퍼(50)에 대하여, 산소 3%, 질소 97%의 산화성 분위기 중, 산소 석출핵 형성용의 저온 열처리를 650℃의 온도에서 1시간 행하고, 실리콘 에피택셜 웨이퍼(60)를 얻는다. 그 후, 800℃/4시간+1000℃/16시간 중온 열처리를 행하여 산소 석출물(12)과 BSF(13)를 성장시키고, 얻어진 실리콘 에피택셜 웨이퍼(100)를 구성하는 기판(1) 중의 산소 석출물 밀도와 BSF 밀도를 평가한 바, 산소 석출물 밀도가 1.3×1010cm-3, BSF 밀도가 1.6×109cm-3이었다.
또한, 비교를 위해, 저항율 0.016Ω·cm, 초기 산소농도 6.0×1017cm-3(12.0ppma)의 보론 도핑 실리콘 단결정 기판(1)을 사용하고, 저온 열처리를 시행하지 않고 중온 열처리를 시행한 이외는, 실시예 1과 동일한 조건으로 기상성장과 열처리를 행한 바, 산소 석출물(12)과 BSF(13)의 어느 형성도 확인할 수 없었다.
실시예 2
도 3은, 기판 저항율을 다양하게 설정한 p+CZ 기판(1)을 사용하여 상기와 같이 제조한 실리콘 에피택셜 웨이퍼(50)에 대하여, 650℃에서 1시간의 저온 열처리와 800℃/4시간+1000℃/16시간 중온 열처리를 이 순서로 행했을 때의, 산소 석출물(12)과 BSF(13)과의 형성 밀도의 관계를 나타내는 것이다. 양자에는 분명하게 정의 상관이 있고, 기판 저항율이 0.011Ω·cm 이상 0.018Ω·cm 이하의 범위 내에서, 산소 석출물(12)의 밀도는 BSF(13)의 밀도의 대강 10배의 값을 나타내고 있는 것을 알 수 있다. 또한, 이 산소 석출물 밀도는, 전술의 에칭액을 사용함으로써 비로소 정확한 측정이 가능하게 된 것이다. 또, 저항율이 0.014Ω·cm 미만의 실리콘 단결정 기판을 사용함으로써, 보다 확실하게 산소 석출물(12)의 밀도를, IG효과를 충분하게 확보할 수 있는 1×109cm-3 이상으로 할 수 있는 것을 알 수 있다(BSF(13)의 밀도는, 이번 측정에서는 3×108cm-3 이상으로 되어 있음).

Claims (6)

  1. CZ법에 의해 제조되고, 또한, 저항율이 0.018Ω·cm 이하가 되도록 보론이 도핑된 실리콘 단결정 기판 상에, 실리콘 에피택셜 층을 형성하여 이루어지는 실리콘 에피텍셜 웨이퍼에 있어서,
    상기 실리콘 에피택셜 웨이퍼를 구성하는 상기 실리콘 단결정 기판 중에, 밀도 1×108cm-3 이상 3×109cm-3 이하의 벌크 적층결함을 갖는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  2. 제 1 항에 있어서, 상기 실리콘 단결정 기판의 저항율이 0.014Ω·cm 미만인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 단결정 기판의 저항율이 0.011 Ω·cm 이상인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  4. 제 1 항에 있어서, 상기 실리콘 단결정 기판 중의 초기 산소농도가 6×1017cm-3 이상 10×1017cm-3 이하인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  5. CZ법에 의해 제조되고, 또한 저항율이 0.018Ω·cm 이하가 되도록 보론이 도 핑된 실리콘 단결정 기판 상에, 실리콘 에피택셜 층을 기상성장 하는 기상성장 공정과,
    상기 기상성장 공정 후에, 450℃ 이상 750℃ 이하의 범위 내에서, 산소 석출핵을 형성하는 저온 열처리공정과, 상기 저온 열처리의 온도보다도 높고, 상기 기상성장의 온도보다도 낮은 범위 내의 중온 열처리를 시행하여, 상기 실리콘 단결정 기판중의 벌크 적층결함 밀도를 1×108cm-3 이상 3×109cm-3 이하로 하는 중온 열처리공정을 이 순서로 행하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법.
  6. 제 5 항에 있어서, 상기 실리콘 단결정 기판의 저항율이 0.014Ω·cm 미만인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법.
KR1020077001277A 2004-07-20 2005-06-27 실리콘 에피택셜 웨이퍼 및 그 제조방법 KR20070032789A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00212165 2004-07-20
JP2004212165A JP2006032799A (ja) 2004-07-20 2004-07-20 シリコンエピタキシャルウェーハおよびその製造方法
PCT/JP2005/011749 WO2006008915A1 (ja) 2004-07-20 2005-06-27 シリコンエピタキシャルウェーハおよびその製造方法

Publications (1)

Publication Number Publication Date
KR20070032789A true KR20070032789A (ko) 2007-03-22

Family

ID=35785038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077001277A KR20070032789A (ko) 2004-07-20 2005-06-27 실리콘 에피택셜 웨이퍼 및 그 제조방법

Country Status (4)

Country Link
US (1) US20070269338A1 (ko)
JP (1) JP2006032799A (ko)
KR (1) KR20070032789A (ko)
WO (1) WO2006008915A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5256195B2 (ja) * 2007-05-02 2013-08-07 ジルトロニック アクチエンゲゼルシャフト シリコンウエハ及びその製造方法
US7977216B2 (en) * 2008-09-29 2011-07-12 Magnachip Semiconductor, Ltd. Silicon wafer and fabrication method thereof
KR20100103238A (ko) 2009-03-13 2010-09-27 삼성전자주식회사 에피 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서
JP6260485B2 (ja) * 2014-07-29 2018-01-17 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
JP6347330B2 (ja) * 2015-05-08 2018-06-27 信越半導体株式会社 エピタキシャルウェーハの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5617011A (en) * 1979-07-23 1981-02-18 Toshiba Corp Semiconductor device and manufacture thereof
JPS6066827A (ja) * 1983-09-24 1985-04-17 Mitsubishi Metal Corp シリコンウエハ−中への結晶欠陥導入制御法
JP3055594B2 (ja) * 1994-02-11 2000-06-26 信越半導体株式会社 シリコン結晶中の酸素析出量の評価方法
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
JP4189041B2 (ja) * 1996-02-15 2008-12-03 東芝マイクロエレクトロニクス株式会社 半導体基板の製造方法およびその検査方法
JPH10270455A (ja) * 1997-03-26 1998-10-09 Toshiba Corp 半導体基板の製造方法
JPH11204534A (ja) * 1998-01-14 1999-07-30 Sumitomo Metal Ind Ltd シリコンエピタキシャルウェーハの製造方法
KR100348513B1 (ko) * 1998-09-04 2002-08-13 캐논 가부시끼가이샤 반도체기판의 제작방법
US6326279B1 (en) * 1999-03-26 2001-12-04 Canon Kabushiki Kaisha Process for producing semiconductor article
EP1195804A4 (en) * 2000-01-26 2005-06-15 Shinetsu Handotai Kk PROCESS FOR PRODUCING EPITAXIAL SILICON WAFER
JP4236243B2 (ja) * 2002-10-31 2009-03-11 Sumco Techxiv株式会社 シリコンウェーハの製造方法

Also Published As

Publication number Publication date
WO2006008915A1 (ja) 2006-01-26
US20070269338A1 (en) 2007-11-22
JP2006032799A (ja) 2006-02-02

Similar Documents

Publication Publication Date Title
JP5072460B2 (ja) 半導体用シリコンウエハ、およびその製造方法
EP1928016B1 (en) Silicon wafer and method for manufacturing the same
JP5537802B2 (ja) シリコンウエハの製造方法
EP1780781B1 (en) Process for producing silicon wafer
JP4797477B2 (ja) シリコン単結晶の製造方法
JP4653681B2 (ja) シリコンウェーハおよびシリコンウェーハを熱処理する方法
JP5121139B2 (ja) アニールウエハの製造方法
KR101156723B1 (ko) 선택 에칭 방법 및 실리콘 단결정 기판
US20060121291A1 (en) Manufacturing process for annealed wafer and annealed wafer
KR100971163B1 (ko) 어닐 웨이퍼 및 어닐 웨이퍼의 제조방법
EP1154048B1 (en) Method of manufacture of a silicon epitaxial wafer
KR20070032789A (ko) 실리콘 에피택셜 웨이퍼 및 그 제조방법
JP2006269896A (ja) シリコンウェーハ及びシリコンウェーハの製造方法
US20080038526A1 (en) Silicon Epitaxial Wafer And Manufacturing Method Thereof
KR101143983B1 (ko) 실리콘 에피택셜 웨이퍼의 제조방법
TWI395840B (zh) 矽單晶提拉用種晶及使用該種晶之矽單晶製造方法
JP2012142455A (ja) アニールウエハの製造方法
US20030013321A1 (en) Anneal wafer manufacturing mehtod and anneal wafer
KR100774070B1 (ko) 실리콘 에피텍셜 웨이퍼의 제조방법
JP5207705B2 (ja) シリコンウエハ及びその製造方法
JP2007180427A (ja) エピタキシャルシリコンウェーハの製造方法
KR20070032336A (ko) 실리콘 에피택셜 웨이퍼 및 그 제조방법
JP2002246396A (ja) エピタキシャルウェーハの製造方法
KR100734615B1 (ko) N-형 반도체 잉곳 및 그 제조 방법
JP2003100759A (ja) エピタキシャルシリコンウェーハの製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid