KR20070032692A - 인장된 반도체층을 제조하는 방법, 반도체 장치를 제조하는방법, 및 이러한 방법에 이용하기에 적절한 반도체 기판 - Google Patents

인장된 반도체층을 제조하는 방법, 반도체 장치를 제조하는방법, 및 이러한 방법에 이용하기에 적절한 반도체 기판 Download PDF

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필리페 메우니어-베일-라드
클레어 라비트
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 인장된 반도체층을 제조하는 방법 및 실리콘으로 이루어진 반도체 본체(11)가 제공되는 반도체 장치(10)를 제조하는 방법에 관한 것으로서, 이 반도체 본체의 표면에는, 실리콘과 게르마늄의 혼합 결정의 격자 및 이 격자가 상당히 완화된 두께를 갖는 제1 반도체층(1)이 제공되고, 제1 반도체층(1) 상에는 인장된 실리콘을 포함하는 제2 반도체층(2)이 제공되며, 제2 반도체층(2)내에 반도체 장치(10)의 일부가 형성되고, 반도체 장치(10)를 형성하는데 필요한 후속 처리동안 인장된 실리콘층(2)의 효율적인 두께 저감을 회피하도록, 실리콘과 게르마늄의 혼합 결정의 격자를 갖는 제3층(3)을 이용하는 것을 포함한다. 본 발명에 따르면, 제3층(3)은, 얇고, 제1 반도체층(1)과 제2 반도체층(2) 간의 계면에 가까운 제2층(2) 내에 위치한다. 이러한 방식으로, MOSFET의 후속 형성 후, 인장된 실리콘층(2)의 결과 두께를 증가시킬 수 있고, 이에 따라 양호한 고주파 특성을 갖는 MOSFET가 발생한다. 또한, 본 발명은 본 발명에 따른 방법에 의해 얻어진 장치 및 이러한 방법에서 이용하기 적절한 반도체 기판 구조를 포함한다.
인장된 반도체층, 격자, 외부 확산, 이온 주입, 델타 프로파일

Description

인장된 반도체층을 제조하는 방법, 반도체 장치를 제조하는 방법, 및 이러한 방법에 이용하기에 적절한 반도체 기판{METHOD OF MANUFACTURING A STRAINED SEMICONDUCTOR LAYER, METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SUBSTRATE SUITABLE FOR USE IN SUCH A METHOD}
본 발명은 인장된 반도체층을 제조하는 방법에 관한 것으로서, 이 인장된(strained) 반도체층은 스트레스 완화를 위한 임계적 층 두께를 갖는다.
또한, 본 발명은 실리콘으로 이루어진 반도체 본체가 제공되는 반도체 장치를 제조하는 방법에 관한 것으로서, 이 반도체 본체의 표면에는, 실리콘과 게르마늄의 혼합 결정의 격자 및 이 격자가 상당히 완화된 두께를 갖는 제1 반도체층이 제공되고, 제1 반도체층 상에는 인장된 실리콘을 포함하는 제2 반도체층이 제공되며, 제2 반도체층 내에서 반도체 장치의 일부가 형성되고, 반도체 장치를 형성하는데 필요한 후속 처리동안 인장된 실리콘층의 효율적인 두께 저감을 회피하도록, 실리콘과 게르마늄의 혼합 결정의 격자를 갖는 제3층을 이용하는 것을 포함한다. 또한, 본 발명은 이러한 방법으로 얻어진 반도체 장치 및 이러한 방법에서 이용하기에 적절한 반도체 기판에 관한 것이다.
이러한 방법은 제2 반도체층에서의 인장으로부터 이점을 얻는 장치들을 제조 하는데 매우 적합하다. 인장된 실리콘에서의 전자 및 정공 이동도는 미인장된(un-strained) 실리콘에서보다 상당히 높기 때문에, 이 방법은 개선된 고주파 방식을 갖는 MOSFET(금속 산화 반도체 전계 효과 트랜지스터) 장치들을 제조하는데 매우 적합하다.
서두에서 언급한 바와 같은 방법은 2003년 1월 16일자로 공개된 미국 특허 출원 공개번호 2003/0013323 A1에 개시되어 있다. 이 방법에서는, 인장 완화된 SiGe층상에 인장된 실리콘층을 이용하여 MOSFET가 제조되는 것으로 기재되어 있다. 이러한 방식에서는, 제1 인장된 실리콘층을 소모하는 것이 제한되며 그 이유는 SiGe 캡층과 제2 인장된 실리콘층이 형성될 MOSFET의 게이트 위치에서 희생되기 때문이다.
이러한 방법의 단점은 다소 복잡하다는 것이며 그 이유는 SiGe 캡층(및 제2 인장된 실리콘층)의 국부적 제거에 여러 처리 단계들이 필요하기 때문이다.
따라서, 본 발명의 목적은 상술한 단점을 회피하고 인장된 실리콘층의 처리를 복잡하게 하지 않는 방식으로 그 인장된 실리콘층의 크고도 효율적인 두께를 얻는 방법을 제공하는 것이다.
이를 달성하고자, 서두에서 설명한 종류의 방법에서는, 델타 프로파일을 갖는 박층을 인장된 층내에 포함함으로써 스트레스 완화를 위한 임계적 층 두께를 증가시키는 것을 특징으로 하고 있다.
임계적 층 두께는 스트레스 완화가 발생하는 두께이다. 임계적 층 두께를 초과하게 되면, 스트레스가 완화되며 결함들이 형성된다. 스트레스 완화는, 표면 또는 계면에서, 예를 들어, 박층과 인장된 층 사이에서 발생할 수 있다.
박층은 델타 프로파일을 갖고, 이는 박층의 두께가 겨우 몇 개의 원자층들이라는 것을 의미한다. 델타 프로파일에 의해 인장된 층으로부터의 스트레스 완화가 임계 레벨 아래로 될 수 있다. 변위는 계면으로 향하는 경향이 있으며 이곳에서 변위가 사라지고 이러한 이유로 인해 스트레스를 저감하게 된다. 그 결과, 스트레스 완화를 위한 임계 레벨에 도달하기 전에, 예를 들어, 에피택셜 성장에 의해 보다 두꺼운 인장된 층을 성장할 수 있다.
박층의 델타 프로파일의 물질 및 두께를 미세 조절함으로써 인장을 양호하게 제어할 수 있고, 스트레스를 저감할 수 있으며, 이에 따라 스트레스 완화가 발생하기 전에 인장된 층의 두께를 크게 할 수 있다.
박층 및 인장된 층의 상이한 물질이 스트레스의 원인이며, 이것은 그 물질들 각각의 원자 크기에 따라 신장성 또는 압축성일 수 있다.
스트레스를 증가하기 위해, 박층의 물질의 원자들은 인장된 층의 물질의 원자들보다 클 수 있다. 예를 들어, Ge는 Si보다 큰 원자이다.
SiGe 화합물은 Si보다 큰 격자 거리를 갖고, 이것은 Si 인장된 층이 신장 스트레스를 받고 있음을 의미한다. 신장 스트레스의 결과, Si층이 인장된다.
박층의 원자들은 인장된 층의 물질의 원자들보다 작을 수도 있다. 예를 들어, SiGe 화합물 또는 Si는 Ge보다 작은 격자 거리를 갖는다. 따라서, 예를 들어, Si 또는 SiGe 박층상의 인장된 Ge 층은 압축 스트레스를 받는다.
실제로, 다른 물질의 박층 상에서 성장한 임의의 반도체 물질은, 상이한 물질들 간의 부정합이 비교적 작고 스트레스 완화를 위한 임계값을 초과하지 않는 한, 스트레스를 받고 그 결과 반도체층이 인장된다.
또한, 본 발명은 반도체 서두에서 설명한 바와 같이 장치를 제조하는 방법을 포함한다.
본 발명에 따르면, 두께 감소를 회피하는 수단은, 제3 층이 얇고 제1 반도체층과 제2 반도체층 간의 계면 가까운 제2 층 내에 위치하는 것을 포함한다. 본 발명은 먼저 제3 SiGe층이 인장된 실리콘층에서의 인장을 저감하고 이에 따라 더 두꺼운 인장된 실리콘층이 가능하다는 인식에 기초하고 있다. 게다가, 본 발명은 인장된 실리콘층 및 제1 SiGe층 간의 계면에 가까운 제3 SiGe 함유층이 인장된 실리콘층의 가능한 두께를 증가시키는데 효율적일 뿐만 아니라 이 SiGe 함유층의 존재로 인해 그 두께 저감에 관여하지 않거나 거의 관여하지 않는다는 인식에 기초하고 있다. 이것은 후속 처리동안 인장된 실리콘층 내로의 인장 완화된 제1 (SiGe) 층의 외부 확산(out-diffusion)에 의해 야기된다. 이러한 회부 확산은 수 개의 nm, 예를 들어, 1 내지 5nm 간의 용이한 수치를 갖는다. 제3 SiGe층이 제1 및 제2 반도체층들 간의 계면으로부터 그 범위 내의 거리에 위치하면, 이것은 제1 반도체층으로부터의 Ge 외부 확산에 의해 반드시 소모된다. 이러한 방식으로, (보다) 높은 Ge 함유량을 갖는 기저 SiGe층으로부터 Ge의 후속 외부 확산동안 실리콘층의 어떠한 소모 없이 인장된 실리콘층의 증가된 두께가 가능해진다.
이러한 방식으로, 형성될 MOSFET의 채널을 배치할 수 있는 효율적인 두께를 증가시켜, MOSFET의 고주파 방식을 개선하게 되며 그 이유는 캐리어가 그 계면으로부터 더 긴 거리에서 머무를 수 있고 이에 따라 캐리어의 이동도가 그 계면의 이웃에서의 결함들에 의해 덜 손상되기 때문이다.
바람직한 실시예에서, 제3층은 후속 처리동안 제1 반도체층으로부터 제2 반도체층 내로의 게르마늄의 외부 확산 범위 이하인 계면으로부터의 거리 내에 위치한다. 이러한 방식으로, 본 발명에 따른 방법의 효과는 그 계면 근처에서의 Ge 외부 확산 프로파일과 관련된 다양한 후속 처리 조건들에 대하여 최적이다.
바람직하게, 제3층은 1 내지 5nm의 두께를 갖는 SiGe 스파이크 형태를 취하며 2 내지 10nm, 바람직하게는 2 내지 5nm인 제1 및 제2 층들 간의 계면으로부터의 거리 내에 위치한다. 계면 근처에서의 Ge 농도의 인위적 등급화(grading)처럼, 예를 들어, 25 내지 35%의 제1 SiGe층의 농도로부터 예를 들어 SiGe층으로부터 4nm의 거리에서의 10 at%의 농도로의 등급화처럼, 다른 해결책들이 동일한 결과를 얻는데 적절할 수 있다.
본 발명에 따른 효과는 계면 근처의 영역의 효율적인 Ge 농도가 제1 반도체층에서의 Ge 농도보다 낮은 경우에 가장 크다. 제3층에서의 Ge 농도는 제1 반도체층에서의 최대 농도보다 높은 최대 농도를 갖는 델타형 프로파일을 가져도 된다. 제3층을 제1층으로부터 분리하는 실리콘층에서의 Ge 농도가 제로이기 때문에, 제1 및 제2 층들 간의 계면 근처의 효율적인 Ge 농도는 여전히 제1층의 Ge 함유량보다 충분히 작을 수 있다.
제1층의 적절한 Ge 함유량은 25 내지 35at%이다. 이러한 농도를 위해, 제2(인장된 실리콘)층에서의 전자 및 정공 이동도 모두는 자신들의 최대값에 도달할 수 있다.
다른 실시예에서, 제1층 전에 제4 반도체층을 제공하고, 이 제4 반도체층은 실리콘과 게르마늄의 혼합 결정의 격자를 갖고, 여기서 게르마늄 함유량이 0at%로부터 제1 반도체층의 게르마늄 함유량으로 점진적으로 증가한다. 이러한 방식으로, Ge의 고 농도를 함유하는 제1층에서의 결함 밀도를 줄일 수 있다. 후속 처리에 가열 단계 및/또는 이온 주입이 포함된다면 본 발명에 따른 이점을 완전히 실현한다. 이 단계들은 MOS 트랜지스터를 제조하는 현존 IC 기술의 일부를 이룬다. 반도체 장치는 바람직하게 소스 영역, 드레인 영역, 채널 영역, 및 게이트 영역을 갖춘 전계 효과 트랜지스터로서 형성되고, 여기서 채널 영역은 제2 반도체층에 형성된다.
또한, 본 발명은 본 발명에 따른 방법으로 얻어진 반도체 장치 및 이러한 방법에 이용하기 적절한 반도체 기판을 포함한다. 본 발명에 따르면, 이러한 기판에는, 실리콘과 게르마늄의 혼합 결정의 격자 및 이 격자가 상당히 완화된 두께를 갖는 제1 반도체층을 포함하는 층 구조가 제공되고, 제1 반도체층 상에는, 인장된 실리콘을 갖는 제2 반도체층 및 실리콘과 게르마늄의 혼합 결정의 격자를 갖는 제3층이 제공되며, 이 제3층은 얇으며 제1 및 제2 반도체층들 간의 계면 가까운 제2층 내에 위치한다.
바람직하게, 박층은 델타 프로파일을 갖는다. 이러한 방식으로, 본 발명에 따른 방법을 2가지 상이한 단계들로 실시할 수 있다. 반도체 기판의 제조자에 의해 제1 단계를 실시하고 IC 공장 건물에서 제2 단계를 실시한다.
본 발명의 이러한 양태 및 다른 양태는 첨부 도면과 함께 후술하는 실시예를 참조할 때 자명하고도 명료하다.
도 1 은 본 발명에 따른 방법에 의해 얻어지는 반도체 장치의 단면도.
도 2 내지 도 4는 본 발명에 따른 방법에 의해 반도체 장치를 제조할 때의 다양한 단계에서의 도 1의 반도체 장치의 단면도.
도 5는 종래 기술의 기판 구조(a) 및 본 발명에 따른 기판 구조(b)에 대하여 Ge 농도([Ge])를 두께(d) 함수로서 나타내는 도면.
도 6은 제조된 종래 기술의 장치(a) 및 본 발명에 따라 제조된 장치(b)에 대하여 Ge 농도([Ge])를 두께(d) 함수로서 나타내는 도면.
도면들은 개략적이고 일정한 비율로 도시된 것이 아니며, 편의상 두께 방향에서의 치수를 특히 과장하였다. 여러 도면에서, 대응 부분들에는 일반적으로 동일한 참조 번호 및 동일한 빗금을 부여하였다.
도 1은 본 발명에 따른 방법으로 얻어진 반도체 장치의 단면도이다. 이 경우 NMOST인 장치(10)는, 여기서는 p형 실리콘 기판(11)에 의해 형성된, p형 실리콘으로 이루어진 반도체 본체(11)를 포함한다. 장치(10)는 자신의 경계 근처에서 소위 트렌치 또는 LOCOS (실리콘 국부 산화) 분리 영역(13)과 같은 분리 영역을 포함한다. 실제로, 장치(10)는 일반적으로 NMOS 및 PMOS형인 많은 트랜지스터를 구비한다. 이 경우 n형인 반도체 본체의 표면에는, p형인 채널 영역(7)보다 얕으면서 이 채널 영역과 접하는 확장부를 갖고 역시 n형인 소스 영역(5) 및 드레인 영역(6)이 존재하며, 이 채널 영역 위에 실리콘 이산화물을 포함하는 절연 영역(8)이 존재하고, 이것은, 채널 영역(7)을, 이 경우 다결정 실리콘을 포함하는 게이트 영역(9)으로부터 분리한다. 이 경우 실리콘 이산화물인 스페이서(14)는, 게이트 영역(9)과 접한다. 소스 영역(5), 드레인 영역(6), 및 게이트 영역(9)의 위에는, 접속 영역으로서 기능하는 금속 실리사이드가 존재할 수 있다. 채널 영역(8)은, 예를 들어 30at%의 Ge 함유량과 300nm 두께를 갖는 인장 완화된 SiGe를 포함하는 제1 반도체층(1)상에 존재하는 인장된 실리콘을 포함하는 제2 반도체층(2)에 형성된다. 제1 반도체층(1)과 제2 반도체층(2) 간의 계면 근처에는, 본 실시예에서 증착후 그 계면으로부터 2.5nm의 거리에 배치되며 증착후 2.5nm 두께를 갖는 SiGe 스파이크를 포함하는 제3 반도체층(3)이 존재한다. 이 SiGe 스파이크로 인해 SiGe층(1) 상에 더 두껍게 인장된 Si층(2)이 가능해지는 한편, 처리 후, 인장된 Si층(2)의 실질적으로 동일한 영역이 이온 주입 및/또는 열처리를 포함하는 후속 처리 단계들에 의해 SiGe층(1)으로부터의 Ge 외부 확산에 의해 손상된다. 인장된 Si층의 허용가능 한 두께 증가는 예를 들어 약 8nm 내지 약 10.5nm일 수 있다. 이것의 외부 확산에 의한 소모는 동일하거나 보다 적은 정도로 증가되며, 이 소모는 예를 들어 6nm로부터 7.5nm로 증가한다. 이러한 방식으로, 본 발명에 따른 방법에 의해 얻어진 인장된 실리콘층의 효율적인 두께는 3nm( = 10.5 - 7.5)일 수 있는 반면, 종래 기술의 장치에서의 이 두께는 2nm( = 8 - 6)이다. 이러한 방식으로, MOSFET의 채널 영역(7)이 형성되는 인장된 실리콘층(2)의 전체 두께는 비교적 상당히 증가된다.
도 2 내지 도 4는 본 발명에 따른 방법에 의해 반도체 장치를 제조할 때의 다양한 단계에서의 도 1의 반도체 장치의 단면도이다. 반도체 장치(10) 제조의 출발점은 p형 실리콘 기판(12) 또는 소위 p 웰을 구비한 n형 기판이고(도 2 참조), 이것은 NMOST의 채널 영역(7)을 형성할 수 있으며, 이 경우 이것은 또한 반도체 본체(11)를 형성한다. 먼저, 등급화된 SiGe층(4)을 기판(12)상에 3000nm 두께로 성장시키고, 여기서 Ge 함유량은 예를 들어 0 내지 30at%로 가변되며 이것은 수 개 마이크론의 두께를 갖는다. 이 단계에서, 편평하고도 부드러운 표면을 얻고자 화학적 기계적 연마(CMP) 단계를 수행한다. 이후, 예를 들어 30at%의 Ge 함유량 및 1000nm 두께를 갖는 인장 완화된 SiGe층(1)을 성장시킨다. 그 위에, 층들(1, 2) 간의 계면에 가깝게 위치하는 SiGe 스파이크층을 갖는 인장된 Si층(2)을 성장시킨다.
이러한 반도체 기판 구조는 본 발명에 따른 방법에 의해 형성될 수 있고 또는 상이한 사이트, 예를 들어, 웨이퍼 제조자의 사이트에서 형성될 수 있다.
다음으로, 본체(11)의 표면에, 분리 영역들(13)이, 예를 들어, 트렌치 분리 부로서 형성된다(도 3 참조). 후속하여, 실리콘 본체(1)의 표면상에 실리콘 산화물로 이루어진 게이트 유전체(8)를 형성하며, 이 경우, 열 산화에 의해 형성한다. 다음으로, 통상적인 방식으로 화학적 기상 증착(CVP)에 의해 다결정 실리콘층(9)을 게이트 유전층(6)상에 증착한다. 그 두께는, 본 실시예에서, 100nm이다. 마스크(도시하지 않음)를, 예를 들어, 레지스트를 포함하며 포토리소그래피에 의해 형성되는 게이트(9)의 영역에서 구조상에 증착된다. 마스크 외부에서, 에칭에 의해 층들(5, 6)을 제거하고, 이러한 방식으로, 게이트(9) 및 게이트 유전체(8)를 포함하는 게이트 스택을 형성한다. 이 게이트 영역을 마스크로서 이용함으로써, 형성할 MOST의 소스 영역(5) 및 드레인 영역(6)의 얕은 부분들을 예를 들어 P 이온 주입에 의해 반도체 본체(11)에 형성한다.
후속하여, 예를 들어, 실리콘 이산화물로 이루어진 스페이서(14)를, 이 물질의 균일층을 장치(10)상에 증착함으로써 그리고 이를 장치의 평면 영역에서 다시 제거되도록 이방성 에칭함으로써 게이트 스택의 양측에 형성한다(도 4 참조). 이제, MOST의 소스 영역(5) 및 드레인 영역(6)을 완료하기 위해 더 깊은 n+형 주입을 행한다. 이후, 소스 및 드레인 주입을 활성화하기 위해 1000℃ 초과의 온도로 반도체 본체를 어닐링한다. 소스 영역(5), 드레인 영역(6), 게이트 영역(9)에는 통상적인 방식으로 금속 실리사이드가 제공될 수 있다.
마지막으로, 선 금속(pre-metal), 예를 들어, 실리콘 이산화물의 유전체 증착에 의해, 이후 실리콘 이산화물의 패터닝, 예를 들어 알루미늄인 컨택트 금속층의 증착, 이후 다시 패터닝에 의해 컨택트 영역들을 형성함으로써, n-MOST 제조를 완료한다. 이러한 단계들은 도면에 도시되어 있지 않다. 본 발명에 따른 방법의 효과를 이하 개략적으로 나타낸다.
도 5는 종래 기술의 기판 구조(a) 및 본 발명에 따른 기판 구조(b)에 대하여 Ge 농도([Ge])를 두께(d) 함수로서 나타내며, 도 6은 제조된 종래 기술의 장치(a) 및 본 발명에 따라 제조된 장치(b)에 대하여 Ge 농도([Ge])를 두께(d) 함수로서 나타낸다. 종래 기술의 장치에서는(도 6a 참조), (고 이동도) 특성들을 손상시키는 실리콘층(2)의 결함들이 형성되기 전에 예를 들어 8nm 두께의 인장된 실리콘층(2)이 가능하다. 본 발명에 따른 기판 구조는, 예를 들어, 층들(1, 2) 간의 계면으로부터 2.5nm 거리에서 실리콘층(2)에 위치하는 20at% 및 2.5nm 폭의 SiGe 스파이크(3)를 갖는다. 이것은 예를 들어 전체 인장된 실리콘(2)을 10.5nm의 두꼐를 갖도록 성장시킬 수 있다. 도 6을 참조하면, 도 1의 MOST를 형성하도록 후속 처리의 효과가 도 5의 반도체 기판 구조 모두에 대하여 도시되어 있다. 도 6a는 예를 들어 SiGe층(1)으로부터의 Ge의 6nm 외부 확산을 나타낸다. 이것은 종래 기술의 장치에 대해서 처리 후 이용가능한 인장된 실리콘층(2)이 8 - 6 = 2nm의 두께를 갖는다는 것을 의미한다. 본 발명에 따른 반도체 기판 웨이퍼에 대하여 그리고 본 발명에 따른 방법을 이용하면, Ge의 외부 확산은 가장자리로 예를 들어 6으로부터 7.5nm로 증가한다. 따라서, 이 경우 이용가능한 인장된 실리콘 부분은 10.5 - 7.5 = 3nm의 두께를 갖는다. 이것은 종래 기술의 장치보다 상당한 것이어서, 고주파 특성이 종래 기술의 장치보다 양호한 MOST를 제조할 수 있다.
본 발명이 상술한 예들로 한정되지 않으며 당업자에게는 본 발명의 범위 내 에서 많은 변경 및 수정이 가능하다는 것은 명백하다.

Claims (15)

  1. 스트레스 완화를 위한 임계적 층 두께를 갖는 인장된 반도체층을 제조하는 방법으로서,
    상기 스트레스 완화를 위한 임계적 층 두께가, 상기 인장된 반도체층 내에 델타 프로파일을 갖는 박층을 포함함으로써 증가되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 박층은 상기 인장된 층의 물질의 원자들보다 큰 원자 크기를 갖는 원자들을 갖는 물질을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 박층은 상기 인장된 층의 물질의 원자들보다 작은 원자 크기의 원자들을 갖는 물질을 포함하는 것을 특징으로 하는 방법.
  4. 반도체 장치(10)를 제조하는 방법으로서,
    실리콘으로 이루어진 반도체 본체(11)에는, 상기 반도체 본체의 표면에, 실리콘과 게르마늄의 혼합 결정의 격자 및 상기 격자가 상당히 완화된 두께를 갖는 제1 반도체층(1)이 제공되고,
    상기 제1 반도체층(1) 상에는 인장된 실리콘을 포함하는 제2 반도체층(2)이 제공되며, 상기 제2 반도체층(2)내에 반도체 장치(10)의 일부가 형성되고,
    반도체 장치(10)를 형성하는데 필요한 후속 처리동안 인장된 실리콘층(2)의 효율적인 두께 저감을 회피하도록, 실리콘과 게르마늄의 혼합 결정의 격자를 갖는 제3층(3)을 이용하는 단계를 포함하고,
    상기 제3층(3)은, 얇고, 상기 제1 반도체층(1)과 제2 반도체층(2) 간의 계면에 가까운 상기 제2층(2) 내에 위치하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    제3층(3)은, 후속 처리동안 상기 제1 반도체층(1)으로부터 상기 제2 반도체층(2)으로의 외부 확산 범위 이하인 계면으로부터의 거리 내에 위치하는 것을 특징으로 하는 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제3층(3)은 1 내지 5nm의 두께를 갖고 2 내지 10nm인 제1층(1)과 제2층(2) 간의 계면으로부터의 거리에 위치하는 것을 특징으로 하는 방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 제3층(3)은 상기 제1 반도체층(1)의 게르마늄 함유량보다 낮은 게르마늄 함유량을 갖는 것을 특징으로 하는 방법.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 층(1)의 게르마늄 함유량은 25 내지 35at%인 것을 특징으로 하는 방법.
  9. 제4항 내지 제8항중 어느 한 항에 있어서,
    제4 반도체층(4)은, 상기 제1 층(1) 전에 제공되며, 실리콘과 게르마늄의 혼합 결정의 격자를 갖고,
    상기 혼합 결정에서의 게르마늄 함유량은 0at%로부터 제1 반도체층(1)의 게르마늄 함유량으로 점진적으로 증가하는 것을 특징으로 하는 방법.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 후속 처리에는 가열 단계 및/또는 이온 주입이 포함되는 것을 특징으로 하는 방법.
  11. 제4항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 장치(10)는 소스 영역(5), 드레인 영역(6), 채널 영역(7), 게이트 영역(8)을 갖춘 전계 효과 트랜지스터로서 형성되고,
    상기 채널 영역(7)은 상기 제2 반도체층(2)에 형성되는 것을 특징으로 하는 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 방법에 의해 얻어진 반도체 장치(10).
  13. 제4항 내지 제11항 중 어느 한 항에 따른 방법에서 이용하기 적절하며 층 구조가 제공되는 반도체 기판(12)으로서,
    상기 층 구조는, 실리콘과 게르마늄의 혼합 결정의 격자를 갖고 상기 격자가 상당히 안화되는 두께를 갖는 제1 반도체층(1)을 포함하고,
    상기 제1 반도체층(1) 상에는, 인장된 실리콘 및 실리콘과 게르마늄의 혼합 결정의 격자를 갖는 제3층(3)을 포함하는 제2 반도체층(2)이 제공되며,
    상기 제3층은, 얇고, 상기 제1 반도체층(1)과 제2 반도체층(2) 간의 계면에 가까운 상기 제2층(2) 내에 위치하는 것을 특징으로 하는 반도체 기판.
  14. 제13항에 있어서,
    상기 박층은 델타 프로파일을 갖는 것을 특징으로 하는 반도체 기판.
  15. 제13항에 있어서,
    상기 제3층(3)은, 1 내지 5nm의 두께를 갖고 2 내지 10nm인 상기 제1 및 제2 층(1,2) 간의 계면으로부터의 거리에 위치하는 것을 특징으로 하는 반도체 기판.
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