CN1969373A - 制造应变半导体层的方法、制造半导体器件的方法和适用于这种方法的半导体衬底 - Google Patents

制造应变半导体层的方法、制造半导体器件的方法和适用于这种方法的半导体衬底 Download PDF

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Abstract

本发明涉及一种制造半导体应变层的方法和制造半导体器件(10)的方法，其中提供硅半导体本体(11)，在其表面有具有硅和锗混合晶格和使晶格基本松弛的厚度的第一半导体层(1)，在第一半导体层(1)顶部上提供包括应变硅的第二半导体层(2)，在该第二半导体层(2)中形成半导体器件(10)的一部分，且其中进行一种措施以便在需要形成半导体器件(10)的后续工艺期间防止应变硅层(2)的有效厚度减小，所述措施包括使用具有硅和锗混合晶格的第三层(3)。根据本发明，第三层(3)薄且设置在第二层(2)中靠近第一和第二半导体层(1、2)之间的界面。这样在随后形成MOSFET之后，应变硅层(2)的最终厚度可以增大，得到具有更好高频特性的MOSFET。本发明还包括通过根据本发明的方法获得的器件和适用于这种方法的半导体衬底结构。

Description

制造应变半导体层的方法、制造半导体器件的方法 和适用于这种方法的半导体衬底
技术领域
本发明涉及一种制造应变半导体层的方法，该应变半导体层具有用于应力松弛的临界层厚。
本发明还涉及一种制造半导体器件的方法，其中提供硅半导体本体，在其表面有具有硅和锗混合晶格和使晶格基本松弛的厚度的第一半导体层，在第一半导体层顶部上提供包括应变硅的第二半导体层，在该层中形成半导体器件的一部分，且其中采取一种措施，以便在需要形成半导体器件的随后工艺期间防止应变硅层有效厚度的减小，所述措施包括使用具有硅和锗混合晶格的第三层。本发明还涉及通过这种方法获得的半导体器件和适用于这种方法的半导体衬底。
这种方法非常适合于制造利用第二半导体层中应变的器件。由于应变硅中电子和空穴的迁移率显著高于非应变硅中的，所述方法非常适合于制造具有提高的高频性能的MOSFET(＝金属氧化物半导体场效应晶体管)器件。
背景技术
开始段中所述的方法从2003年1月16日公开的US专利申请US2003/0013323A1得知。其中描述了这种方法，其中使用应变松弛的SiGe层顶部上的应变硅层制造MOSFET。在应变硅层的顶部上，淀积SiGe盖层并在该SiGe盖层上淀积第二应变的含Si层。借此，由于在将形成MOSFET栅极的位置处牺牲了SiGe盖层和第二应变硅层，因此限制了第一应变硅层的损耗。
这种方法的缺点在于，由于局部去除SiGe盖层(和第二应变硅层)需要几个工艺步骤，因此这种方法更加复杂。
因此本发明的目的在于避免上述缺陷并提供一种方法，通过该方法以不使所述层的工艺变复杂的方式获得应变硅层的大的有效厚度。
发明内容
为实现此目的，开始段中所述这种类型的方法特征在于，通过包括在应变层内部具有德耳塔轮廓的薄层来增加用于应力松弛的临界层厚。
临界层厚是在该处发生应力松弛的厚度。在临界层厚之上，形成应力松弛和缺陷。应力松弛可以发生在表面或界面处，例如，薄层和应变层之间。
薄层具有德耳塔轮廓，其意味着薄层的厚度仅为几个原子层。德耳塔轮廓使来自应变层的应力松弛处于临界水平以下。位错倾向于移动到界面，在该处位错消失，且为此减小了应力。结果，在达到用于应力松弛的临界水平之前，可以生长较厚的应变层，例如，通过外延生长。
在应力松弛发生之前，厚度的细调和德耳塔轮廓薄层的材料使应变控制更好，应力降低且因此获得更大的应变层厚度。
薄层和应变层的不同材料是应力的原因，根据每个材料的原子尺寸，其可以是拉伸的或压缩的。
为了建立应力，薄层材料的原子可以大于应变层材料的原子。例如，Ge是比Si更大的原子。
SiGe的化合物具有比Si更大的晶格距离，这意味着Si应变层处于拉伸应力之下。作为拉伸应力的结果，Si层被应变。
薄层的原子还可以小于应变层材料的原子。例如，Si或SiGe化合物具有比Ge小的晶格距离。因此，例如Si或SiGe层上的应变Ge层受到压缩应力。
事实上，只要不同材料之间的失配相对小且未超过应力松弛的临界值，生长在另一材料薄层上的任何半导体材料就受到应力且结果该半导体层被应变。
本发明还包括制造开始段中所述的半导体器件的方法。
根据本发明，避免厚度减小的方法包括，第三层是薄的且设置在第二层中靠近第一和第二半导体层之间的界面。本发明首先基于以下认识，第三SiGe层减小了应变硅层中的应变，且因此更厚的应变硅层是可能的。此外，本发明基于以下认识，将包含SiGe的第三层设置得靠近应变硅层和第一SiGe层之间的界面不仅有效地增加了应变硅层的可能厚度，而且由于所述包含SiGe层的存在根本没有或几乎没有减小所述厚度。这是由随后的处理期间应变松弛的第一(SiGe)层向外扩散到应变硅层中引起的。这种外扩散容易为大约几nm，比如说1和5nm之间。如果第三SiGe层以距离第一和第二半导体层之间界面为在该范围内的距离被设置，则其基本上被来自第一半导体层的所述Ge外扩散所消耗。通过这种方式，在随后的来自具有高(较高)Ge含量的下面SiGe层的Ge外扩散期间，可以在几乎没有任何消耗的情况下得到增大厚度的应变硅层。
通过该方式，其中可以设置将形成的MOSFET的沟道的有效厚度增大了，由于载流子可以停留在距所述界面更大的距离，且由此它们的迁移率被所述界面附近的缺陷削弱得较小，因此导致了MOSFET的提高的高频性能。
在优选实施例中，第三层设置在距界面等于或小于在随后处理期间锗从第一半导体层外扩散到第二半导体层中的范围的距离内。通过该方式，根据本发明方法的效果对于包括所述界面附近不同的Ge外扩散轮廓的各种后续处理条件来说是最佳的。
优选地，第三层为SiGe长钉(spike)的形式，其具有1至5nm的厚度且设置在距第一和第二层之间的界面2至10nm的距离内，优选为2至5nm之间。其他方案可以适合于获得相同结果，比如所述界面附近的Ge浓度故意分级，例如从第一SiGe层的25至35％的浓度到距该SiGe层例如4nm的距离处的例如10原子％的Ge浓度。
根据本发明的效果在界面附近区域的有效Ge浓度低于第一半导体层中的Ge浓度的情况下是最大的。第三层中的Ge浓度还可以具有最大浓度高于第一半导体层中的浓度的德耳塔状轮廓。由于将第三层与第一层分开的硅层中的Ge浓度为零，因此第一和第二层之间的界面附近的有效Ge浓度可以仍充分小于第一层的Ge含量。
第一层的合适Ge含量为25至35原子％之间。对于这种浓度，第二(应变硅)层中的电子和空穴迁移率都可以达到它们的最大值。
在又一实施例中，在第一层之前提供第四半导体层，该第四半导体层具有硅和锗的混合晶格，其中锗含量从0原子％逐渐增加到第一半导体层的锗含量。通过该方式，包含高浓度Ge的第一层中的缺陷密度可以降低。如果后续工艺包括加热步骤和/或离子注入，则实现了根据本发明方法的全部优点。所述步骤形成用于制造MOS晶体管的当今IC技术的一部分。半导体器件优选形成具有源区、漏区、沟道区和栅区的场效应晶体管，其中沟道区形成在第二半导体层中。
本发明还包括通过根据本发明的方法获得的半导体器件和适合用于这种方法的半导体衬底。根据本发明，这种衬底提供有层结构，其包括具有硅和锗的混合晶格和使晶格基本松弛的厚度的第一半导体层，以及第一半导体层顶部上提供包括应变硅的第二半导体层和具有硅和锗混合晶格的第三层，该第三层薄且设置在第二层内靠近第一和第二半导体层之间的界面。
优选地，薄层具有德耳塔轮廓。通过该方式，根据本发明的方法可以以两个不同的步骤进行。第一步骤通过制造半导体衬底来进行，第二步骤以IC工厂为前提来进行。
附图说明
本发明的这些和其他方面将从参考下文所述的实施例并结合附图而明显并被阐明，其中
图1是通过根据本发明的方法获得的半导体器件的截面图；
图2至4是通过根据本发明的方法在器件制造中的各个阶段时图1的半导体器件的截面图；
图5示出了作为(a)现有技术的衬底结构和(b)根据本发明的衬底结构的厚度(d)的函数的Ge浓度([Ge])，以及
图6示出了作为(a)已完成的现有技术器件和(b)通过根据本发明方法完成的器件的厚度(d)的函数的Ge浓度([Ge])。
具体实施方式
这些图是概略的且不是按比例绘出的，为了更清楚，特别放大了厚度方向上的尺寸。在各图中相应部分通常给出相同的参考数字和相同的剖面线。
图1是通过根据本发明的方法获得的半导体器件的截面图。器件10在此情况中为NMOST，包括由p型硅构成的半导体本体11，在此通过p型硅衬底11来形成。器件10包括其边缘附近的隔离区，例如所谓的沟槽或LOCOS(＝局部氧化硅)隔离区13。实际上，器件10通常包括具有NMOS和PMOS型的许多晶体管。在半导体本体的表面处存在在此情况中为n型的通过更浅的n型扩展被提供的源区5和漏区6，以及邻接的、在此情况中为p型的沟道区7，在该沟道区上存在在此包括二氧化硅的介电区8，其将沟道区7与在此包括多晶硅的栅区9分开。在此情况中也为二氧化硅的衬垫14邻接栅区9。在源区5、漏区6和栅区9的顶部上可以存在金属硅化物来用作连接区。沟道区8形成在包括应变硅的第二半导体层2中，该第二半导体层2存在于包括第一半导体层1的顶部上，该第一半导体层1包括具有例如30原子％的Ge含量并具有例如300nm厚度的应变松弛SiGe。在第一和第二半导体层1、2之间的界面附近，存在包括SiGe长钉的第三半导体层3，其在本例中且在其淀积之后具有2.5nm的厚度并在其淀积后设置在距所述界面2.5nm的距离处。所述SiGe长钉使SiGe层1顶部上的应变Si层更厚，同时，在处理之后，应变Si层2的相同区域基本上被由包括离子注入和/或热处理的后续工艺步骤引起的来自SiGe层1的Ge外扩散损伤。应变Si层1中可允许的厚度增加例如为从约8nm到约10.5nm。其通过外扩散的消耗相同或增大到更小的范围，所述消耗增加例如为6nm至7.5nm。通过该方式，通过本发明的方法获得的应变硅层的有效厚度可以大约为3nm(＝10.5-7.5)，而现有技术器件中的所述厚度大约为2nm(＝8-6)。通过该方式，其中形成MOSFET的沟道区7的应变硅层2的总厚度可以更显著地增大。
图2至4是通过根据本发明的方法在器件制造中的各个阶段时图1的半导体器件的截面图。制造器件10的开始点是(参见图2)p型硅衬底12或提供有所谓的p阱的n型衬底，该p阱可以形成NMOST的沟道区7，在此情况中还可以形成半导体本体11。首先，以3000nm的厚度在衬底12的顶部上生长分级的SiGe层4，其Ge含量从零变化到例如30原子％并具有几微米的厚度。在此阶段，为了获得平坦且光滑的表面，进行CMP(＝化学机械抛光)步骤。然后生长具有例如1000nm厚度和30原子％Ge含量的应变松弛SiGe层1。在其顶部上，生长具有SiGe长钉层的应变Si层2，该SiGe长钉层设置得靠近这些层1、2之间的界面。
这种半导体衬底结构可以通过根据本发明的方法来形成，或者它可以形成在不同场所，例如在晶片制造商的场所。
接下来，(参见图3)，在本体11的表面中形成隔离区13，例如，沟槽隔离。随后，在硅本体1的表面上形成氧化硅的栅电介质8，在此情况中通过热氧化来形成。接着，多晶硅层9以常规方式通过CVD(＝化学气相淀积)淀积在栅介电层6上。在本例中，其厚度为100nm。掩模(图中未示出)淀积在将形成栅极9的区域处的结构上，掩模例如包括抗蚀剂并通过光刻形成。在掩模之外，通过蚀刻去除层5、6，且通过该方式形成包括栅极9和栅电介质8的栅叠层。使用该栅区作为掩模，通过例如P离子的离子注入在半导体本体11中形成将要形成MOST的源区5和漏区6的浅部分。
随后，(参见图4)，例如二氧化硅的衬垫14形成在栅叠层的两侧，其是通过在器件10上淀积所述材料的均匀层并通过各向异性蚀刻以在器件的平面区域中再次去除该材料来形成的。现在，为了完成MOST的源区5和漏区6，进行更深的n+型注入。然后在＞1000℃的温度下对半导体本体进行退火，以便激活源和漏的注入。可以以常规方式对源区5、漏区6和栅区9提供金属硅化物。
最后，通过淀积例如二氧化硅的预金属电介质，然后对其构图，淀积例如铝的接触金属层，然后再构图以形成h接触区域，来完成n-MOST的制造。这些步骤未在图中示出。下面示意性地说明根据本发明的方法的效果。
图5示出了作为(a)现有技术的衬底结构和(b)根据本发明的衬底结构的厚度(d)的函数的Ge浓度([Ge])，且图6示出了作为(a)已完成的现有技术器件和(b)通过根据本发明方法完成的器件的厚度(d)的函数的Ge浓度([Ge])。在现有技术的器件中，(参见图6a)，在应变硅层2中形成损坏其性能(高迁移率)的缺陷之前，该应变硅层2可以具有例如8nm的厚度。根据本发明的衬底结构具有例如20原子％和2.5nm宽度的SiGe长钉3，该SiGe长钉3设置在硅层2中距层1、2之间的界面为2.5nm的距离处。这可以使要生长的总应变硅层2具有例如10.5nm的厚度。在图6中，对图5的两种半导体衬底结构示出了形成图1的MOST的后续工艺的效果。图6a示出了Ge从SiGe层1外扩散了例如6nm。这意味着，对于现有技术的器件来说，在处理之后，可得到的应变硅层具有8-6＝2nm的厚度。对于根据本发明并使用根据本发明方法的半导体衬底晶片来说，所述的Ge外扩散仅在边上例如从6nm增加到7.5nm。由此在此情况中可得到的应变硅部分具有10.5-7.5＝3nm的厚度。这显著大于现有技术器件中的情况，能够更好地制造高频特性的MOST。
很明显本发明不限于在此所述的示例，且在本发明范围内本领域技术人员可以进行许多改变和修改。

Claims (15)

1、一种制造应变半导体层的方法，该应变半导体层具有用于应力松弛的临界层厚，其特征在于用于应力松弛的临界层厚通过包括该应变层内的具有德耳塔轮廓的薄层而增大。
2、如权利要求1的方法，其特征在于薄层包括具有原子尺寸比应变层材料的原子尺寸大的原子的材料。
3、如权利要求1的方法，其特征在于薄层包括具有原子尺寸比应变层材料的原子尺寸小的原子的材料。
4、一种制造半导体器件(10)的方法，其中提供硅半导体本体(11)，在其表面有具有硅和锗混合晶格和使晶格基本松弛的厚度的第一半导体层(1)，在第一半导体层(1)顶部上提供包括应变硅的第二半导体层(2)，在该第二半导体层(2)中形成半导体器件(10)的一部分，且其中采用一种措施以便在需要形成半导体器件(10)的随后工艺期间防止应变硅层(2)的有效厚度减小，所述措施包括使用具有硅和锗混合晶格的第三层(3)，其特征在于第三层(3)薄且设置在第二层(2)中靠近第一和第二半导体层(1、2)之间的界面。
5、根据权利要求4的方法，其特征在于第三层(3)设置在距界面一定距离内，该距离等于或小于在后续工艺期间锗从第一半导体层(1)外扩散到第二半导体层(2)中的范围。
6、根据权利要求4或5的方法，其特征在于第三层(3)具有1至5nm的厚度且设置在距第一和第二层(1、2)之间的界面2至10nm的距离处。
7、根据权利要求4至6的方法，其特征在于第三层(3)具有低于第一半导体层(1)的锗含量的锗含量。
8、根据权利要求4至7的方法，其特征在于第一层(1)的锗含量在25至35原子％之间。
9、根据权利要求4至8任一项的方法，其特征在于在第一层(1)之前提供第四半导体层(4)，所述第四半导体层具有硅和锗混合晶格，其中锗含量从0原子％逐渐增加到第一半导体层(1)的锗含量。
10、根据权利要求4至9任一项的方法，其特征在于后续工艺包括加热步骤和/或离子注入。
11、根据权利要求4至10任一项的方法，其特征在于该半导体器件(10)形成具有源区、漏区、沟道区和栅区(5、6、7、8)的场效应晶体管，且沟道区(7)形成在第二半导体层(2)中。
12、一种通过根据前述权利要求的任一项的方法获得的半导体器件(10)。
13、一种具有层结构并适用于根据权利要求4至11的任一项的方法的半导体衬底(12)，其特征在于该层结构包括具有硅和锗混合晶格和使晶格基本松弛的厚度的第一半导体层(1)，在第一半导体层(1)顶部上提供包括应变硅的第二半导体层(2)，和具有硅和锗混合晶格的第三层(3)，该第三层薄且设置在第二层(2)中靠近第一和第二半导体层(1、2)之间的界面。
14、如权利要求13的半导体衬底，其特征在于薄层具有德耳塔轮廓。
15、如权利要求13的半导体衬底，其特征在于第三层(3)具有1至5nm的厚度且设置在距第一和第二层(1、2)之间的界面2至10nm的距离处。
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