KR20050092803A - 전계 효과 모오스 트랜지스터의 제조 방법 - Google Patents

Abstract

전자 이동도가 향상되는 전계 효과 모오스 트랜지스터의 제조 방법이 개시되어 있다. 실리콘 기판 상에 릴렉스드 실리콘 게르마늄층 및 실리콘 게르마늄층을 형성한다. 상기 실리콘 게르마늄층 상에 제1 스트레인드 실리콘층을 형성한다. 상기 제1 스트레인드 실리콘층 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양측의 실리콘층들을 식각하여 소오스/드레인용 트렌치를 형성한다. 상기 트렌치 내부면에 소오스/드레인용 실리콘층을 성장시켜 상기 제1 스트레인드 실리콘층을 제2 스트레인드 실리콘층으로 형성한다. 이어서, 상기 소오스/드레인 형성용 실리콘층 내에 소오스/드레인을 형성하여 전계 효과 트랜지스터를 완성한다.

Description

전계 효과 모오스 트랜지스터의 제조 방법{Method for manufacturing MOS FET}

본 발명은 전계 효과 모오스 트랜지스터의 제조 방법에 관한 것으로서, 보다 상세하게는 전자 이동도가 향상되는 전계 효과 모오스 트랜지스터의 제조 방법에 관한 것이다.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

상기 반도체 장치를 구성하는 기본 소자는 전계 효과 모오스 트랜지스터이며, 상기 트랜지스터는 저전압에서 고속 동작을 할 수 있으며, 소형화, 집적화되는 방향으로 발전되고 있다.

최근에는, 상기 전계 효과 트랜지스터가 고속 동작하도록 하기 위한 방법 중의 하나로서, 트랜지스터의 채널 영역을 스트레인드 실리콘(Strained Silicon)으로 형성하여 트랜지스터의 전자 또는 홀의 이동도(Mobility)를 향상시키는 방법이 개발되고 있다. 상기 스트레인드 실리콘은 하부막의 격자 상수에 따라 본딩 길이가 신장되거나 또는 압착된 실리콘을 의미한다.

구체적으로, 상기 트랜지스터의 채널 영역이 신장 스트레인드된 실리콘으로 형성되는 경우, 전자 및 홀의 이동도가 향상되므로 PMOS 및 NMOS트랜지스터에 각각 적용 가능하다. 반면에, 상기 트랜지스터의 채널 영역이 압착 스트레인드된 실리콘으로 형성되는 경우, 전자의 이동도는 감소되고 홀의 이동도만이 향상되므로 PMOS 만이 적용 가능하다.

이 때, 상기 실리콘이 스트레인드 되는 정도가 심할수록 상기 전자 또는 홀의 이동도는 더욱 향상된다.

상기 스트레인드 실리콘 채널은 다양한 방법에 의해서 만들어질 수 있다.

구체적으로, 막질에 의한 스트레스를 이용하여 상기 스트레인드 실리콘 채널을 형성할 수 있다. 예컨대, 실리콘과 질화막의 계면에서 신장 스트레스(tensile stress)가 발생하는 것을 이용할 수 있다.

또 다른 방법으로는, 반도체 기판 상에 릴렉스드 실리콘 게르마늄을 형성한 이 후에 스트레인드 실리콘을 성장시키는 방법이다. 상기 스트레인드 실리콘은 격자 상수가 상대적으로 큰 실리콘 게르마늄 상에서 성장되므로 일반적인 실리콘에 비해 증가된 본딩 길이를 갖게된다. 이 때, 상기 실리콘 게르마늄 합금내에서의 게르마늄의 농도가 증가될수록 상기 실리콘 게르마늄의 격자 미스 매치가 증가되고, 이에 따라, 상기 성장된 실리콘의 본딩 길이는 더욱 증가된다.

그러나, 상기 릴렉스드 실리콘 게르마늄을 형성하는 공정 자체가 매우 어렵기 때문에, 상기 실리콘의 스트레인을 증가시키기 위해 상기 릴렉스드 실리콘 게르마늄 내의 게르마늄의 농도를 증가시키는데는 한계가 있다. 또한, 상기 릴렉스드 실리콘 게르마늄에서 게르마늄의 농도가 증가되는 경우 결함이 매우 증가하게 되어 상기 결함을 콘트롤하기 어려운 문제가 있다.

따라서, 상기 릴렉스드 실리콘 게르마늄내의 게르마늄 농도를 증가시키지 않으면서, 이 후에 형성되는 실리콘의 스트레인을 증가시킬 수 있는 새로운 방법이 요구되고 있다.

따라서, 본 발명의 목적은 동작 속도가 증가되는 전계 효과 모오스 트랜지스터 형성 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 전계 효과 모오스 트랜지스터의 제조 방법에서, 실리콘 기판 상에 릴렉스드 실리콘 게르마늄층을 형성한다. 상기 릴렉스드 실리콘 게르마늄층 상에 상기 릴렉스드 실리콘 게르마늄에 비해 게르마늄 농도가 증가된 실리콘 게르마늄층을 형성한다. 상기 실리콘 게르마늄층 상에 제1 스트레인드 실리콘층을 형성한다. 상기 제1 스트레인드 실리콘층 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양측의 실리콘층들을 식각하여 소오스/드레인용 트렌치를 형성한다. 상기 트렌치 내부면에 소오스/드레인용 실리콘층을 성장시켜 상기 제1 스트레인드 실리콘층을 제2 스트레인드 실리콘층으로 형성한다. 이어서, 상기 소오스/드레인 형성용 실리콘층 내에 소오스/드레인을 형성하여 전계 효과 트랜지스터를 완성한다.

여기서, 상기 "릴렉스드(relaxed)"는 상부막이 바닥의 격자 상수와 다르지 않게 형성되어지는 것을 의미한다. 즉, 릴렉스드 실리콘 게르마늄층은 바닥의 격자 공간을 확보한 상태에서 성장된 층이므로, 상부와 바닥간의 격자 미스 매치(mismatch)가 없다.

상기 방법은 소오스/드레인용 트렌치를 형성한 이 후에 소오스/드레인용 실리콘층을 성장시킨다. 그런데, 상기 성장되는 실리콘층과 상기 릴렉스드 실리콘 게르마늄층은 서로 격자 상수가 다르므로, 상기 각 층의 헤테로구조(Heterostructure)에서 평형상태에 도달하기 위해서는 격자의 변화가 발생하게 된다. 구체적으로, 상기 릴렉스드 실리콘 게르마늄층은 격자가 증가되고, 상기 성장되는 실리콘층의 격자는 감소된다. 상기 릴렉스드 실리콘 게르마늄층의 격자가 증가됨에 따라, 상기 릴렉스드 실리콘 게르마늄층 상에 위치하는 상기 제1 스트레인드 실리콘층의 격자도 함께 증가되어 제2 스트레인드 실리콘층으로 형성된다. 상기 제2 스트레인드 실리콘층은 상기 제1 스트레인드 실리콘층에 비해 신장 스트레스가 더욱 가해진 층이된다.

상기와 같이, 신장 스트레스가 더욱 가해진 제2 스트레인드 실리콘층이 형성됨에 따라, 전계 효과 모오스 트랜지스터의 전자 또는 홀의 이동도는 더욱 향상된다. 따라서, 상기 전계 효과 모오스 트랜지스터의 동작 속도가 증가된다.

또한, 상기 제2 스트레인드 실리콘층은 신장 스트레인이 가해진 것이므로, 전자 및 홀의 이동도 모두를 향상시켜 PMOS 및 NMOS트랜지스터에 모두 적용할 수 있는 장점이 있다.

상기한 목적을 달성하기 위하여 또 다른 일실시예에 따른 전계 효과 모오스 트랜지스터의 제조 방법에서, 실리콘 기판 상에 스트레인드 실리콘 게르마늄층을 형성한다. 상기 스트레인드 실리콘 게르마늄층 상에 제1 스트레인드 실리콘층을 형성한다. 상기 제1 스트레인드 실리콘층 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양측의 실리콘층들을 식각하여 소오스/드레인용 트렌치를 형성한다. 상기 트렌치 내부면에 소오스/드레인 형성용 실리콘층을 성장시켜 상기 제1스트레인드 실리콘층을 제2 스트레인드 실리콘층으로 형성한다. 이어서, 상기 제2 스트레인드 실리콘층 내에 소오스 및 드레인을 형성하여 전계 효과 트랜지스터를 완성한다.

상기 방법에 의하면, 릴렉스드 실리콘 게르마늄층을 형성하지 않으므로, 공정이 용이한 장점이 있다.

상기한 목적을 달성하기 위하여 또 다른 일실시예에 따른 전계 효과 모오스 트랜지스터의 제조 방법에서, 반도체 기판 상에, 상기 반도체 기판과 다른 격자 특성을 갖는 릴렉스드 반도체층을 형성한다. 상기 릴렉스드 반도체층 상에 상기 반도체 기판과 동일한 물질로 이루어지는 제1 스트레인드 반도체층을 형성한다. 상기 제1 스트레인드 반도체층 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양측의 반도체 층들을 식각하여 소오스/드레인용 트렌치를 형성한다. 상기 트렌치 내부면에 소오스/드레인 형성용 반도체층을 성장시켜, 제1 스트레인드 반도체층을 제2 스트레인드 반도체층으로 형성한다. 이어서, 상기 소오스/드레인 형성용 반도체층에 소오스 및 드레인을 형성하여 전계 효과 트랜지스터를 완성한다.

상기 릴렉스드 반도체층은 상기 반도체 기판을 이루는 물질의 격자보다 큰 격자를 갖는 물질로 형성한다. 구체적으로, 상기 반도체 기판은 실리콘으로 이루어지고, 상기 릴렉스드 반도체층은 실리콘 게르마늄으로 이루어진다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

실시예 1

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 1a를 참조하면, 벌크 실리콘 기판(10)상에 릴렉스드 실리콘 게르마늄 버퍼층(12)을 형성한다. 상기 릴렉스드 실리콘 게르마늄 버퍼층(12) 내의 게르마늄은 10 내지 40% 범위 내의 어느 한 농도를 갖도록 한다.

상기 릴렉스드 실리콘 게르마늄 버퍼층(12) 내의 게르마늄 농도가 증가될수록 상기 버퍼층(12) 상에 형성되는 막에 가해지는 스트레인(strain)이 더욱 증가된다. 그러나, 상기 농도가 증가될수록 상기 버퍼층(12) 상에 성장될 수 있는 막의 두께가 감소하게 된다. 때문에, 상기 게르마늄의 농도는 상기 범위 내의 어느 한 농도인 것이 가장 적절하다.

상기 릴렉스드 실리콘 게르마늄 버퍼층(12)은 다양한 방법에 의해 형성할 수 있다. 예컨대, 실리콘 기판에서 게르마늄 농도를 낮은 양으로부터 목표하는 농도까지 이르도록 점차 변화를 주면서 실리콘 게르마늄을 성장시켜 그레이디드층(Graded layer)을 형성한다. 상기 그레이디드층은 실리콘 기판과의 격자 미스매치에 의해 수많은 디스로케이션(Dislocation)들이 형성된다. 이어서, 상기 그레이디드층의 최상부층의 농도와 동일한 농도를 갖도록 실리콘 게르마늄을 충분히 성장시켜 릴렉스드 실리콘 게르마늄 버퍼층(12)을 형성한다.

도 1b를 참조하면, 상기 릴렉스드 실리콘 게르마늄 버퍼층(12) 상에, 상기 릴렉스드 실리콘 게르마늄 버퍼층(12)에 비해 게르마늄 농도가 증가된 실리콘 게르마늄층(14)을 형성한다. 상기 실리콘 게르마늄층(14)은 에피택시얼 성장 공정에 의해 형성할 수 있다. 상기 릴렉스드 실리콘 게르마늄 버퍼층(12) 상에 형성되는 실리콘 게르마늄층(14)은 압축 스트레인드(compressively-strained)되어 있다.

상기 실리콘 게르마늄층(14)은 30㎚ 이하의 두께를 갖도록 성장한다. 상기 실리콘 게르마늄층(14)의 두께가 지나치게 두꺼워지는 경우, 압축 스트레스가 커지게 되고, 스트레인 릴렉세이션이 발생하게 되어 결정성이 깨질 위험이 있다.

도 1c를 참조하면, 상기 실리콘 게르마늄층(14) 상에 제1 스트레인드 실리콘층(16, Strained Silicon)을 형성한다. 상기 제1 스트레인드 실리콘층(16)은 에피택시얼 성장 공정에 의해 형성할 수 있다. 상기 제1 스트레인드 실리콘층(16)은 30㎚이하의 두께로 형성한다. 상기 제1 스트레인드 실리콘층(16)의 두께가 지나치게 두꺼워지는 경우, 신장 스트레스(tensilely-stress)가 커지게 되고, 스트레인 릴렉세이션이 발생하게 되어 결정성이 깨질 위험이 있다.

이어서, 상기 제1 스트레인드 실리콘층(16) 내에 웰 및 채널 영역을 형성하기 위한 불순물을 이온주입한다.

도 1d를 참조하면, 상기 제1 스트레인드 실리콘층(16) 상에 게이트 절연막 및 게이트 도전막을 형성한다.

통상적으로, 상기 게이트 절연막은 실리콘 산화막으로 이루어진다. 또한, 상기 게이트 도전막은 폴리실리콘막, 금속 실리사이드막, 금속막 또는 이들이 적층된막으로 형성될 수 있다. 이하에서는, 상기 게이트 도전막을 폴리실리콘막으로 형성하는 것으로 설명한다.

이어서, 상기 게이트 도전막 상에 포토레지스트를 코팅하고, 통상의 사진 공정을 수행하여 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 이용하여, 상기 게이트 도전막을 이방성으로 식각하여 게이트 도전막 패턴(20)을 형성한다.

이 후, 상기 이방성 식각 공정에 의해 발생한 데미지를 큐어링하기 위하여 게이트 옥시데이션 공정을 더 수행한다. 상기 공정에 의해, 일부 노출된 상기 제1 스트레인드 실리콘층(16) 및 게이트 도전막 패턴(20) 표면에 산화막(미도시)이 형성된다.

이어서, 상기 게이트 도전막 패턴(20)이 형성되어 있는 상기 제1 스트레인드 실리콘층(16)내에 통상의 이온 주입 공정을 수행하여 저농도 도핑된 소오스/드레인 영역(24)을 형성한다.

도 1e를 참조하면, 상기 게이트 도전막 패턴(20)의 표면 및 제1 스트레인드 실리콘층(16) 상에 스페이서 형성을 위한 절연막을 형성한다. 이어서, 상기 절연막을 이방성으로 식각하여 절연막 스페이서(22)를 형성한다.

상기 절연막 스페이서(22)는 이 후의 제1 스트레인드 실리콘층(16)을 식각하는 공정에서 상기 게이트 도전막 패턴(20)의 측벽을 보호하는 역할을 한다. 때문에, 상기 절연막 스페이서(22)는 특정한 식각 조건하에서 상기 제1 스트레인드 실리콘층(16)과의 식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 구체적으로, 상기 절연막 스페이서(22)는 실리콘 질화막 또는 실리콘 산화 질화막으로 형성한다.

도 1f를 참조하면, 상기 절연막 스페이서(22)의 양측에 노출되어 있는 제1 스트레인드 실리콘층(16), 실리콘 게르마늄층(14)을 이방성으로 식각하고, 그 하부의 릴렉스드 실리콘 게르마늄 버퍼막(12)을 부분적으로 이방성 식각하여 소오스/드레인용 트렌치(30)를 형성한다. 상기 공정을 수행하여 형성되는 상기 소오스/드레인용 트렌치(30)는 바닥에 상기 릴렉스드 실리콘 게르마늄 버퍼막(12)이 노출된다.

상기 게이트 도전막 패턴(20a)이 폴리실리콘으로 형성되는 경우에는 상기 실리콘막들과의 거의 없다. 때문에, 상기 실리콘막들을 이방성 식각할 시에 상기 게이트 도전막 패턴(20a)의 상부도 일부 식각된다.

도 1g를 참조하면, 소오스/드레인용 트렌치(30)의 표면에 실리콘을 에피택시얼 성장시켜 소오스/드레인용 실리콘층(32)을 형성한다. 상기 소오스/드레인용 실리콘층(32) 성장 공정을 수행함에 따라, 상기 제1 스트레인드 실리콘층(16)은 더욱 스트레인이 가중된 제2 스트레인드 실리콘층(16a)으로 형성된다.

구체적으로, 상기 소오스/드레인용 실리콘층(32)은 트렌치(30) 바닥 및 측벽에 노출되어 있는 릴렉스드 실리콘 게르마늄 버퍼층(12) 및 실리콘 게르마늄층(14) 표면으로부터 신장 스트레인되면서 성장된다. 그러므로, 상기 압축 스트레인드 실리콘 게르마늄층(14) 및 신장 스트레인드 소오스/드레인용 실리콘층(32)의 헤테로구조(heterostructore)가 평형상태를 이루기 위해, 상기 소오스/드레인용 실리콘층(32)의 격자는 감소되고, 상기 실리콘 게르마늄층(14)의 격자는 더욱 증가하게 된다. 상기 실리콘 게르마늄층(14)의 격자가 증가됨에 따라, 상기 실리콘 게르마늄층 (14)상에 형성되어 있는 제1 스트레인드 실리콘층(16)의 격자도 더욱 증가하게 되어 제2 스트레인드 실리콘층(16a)으로 형성된다.

상기 게이트 도전막 패턴(20a)이 폴리실리콘으로 형성되는 경우에는, 상기 에피택시얼 성장 공정 시에 상기 폴리실리콘 상에도 실리콘층(34)이 성장된다. 때문에, 이전의 식각 공정에 의해 상기 게이트 도전막 패턴(20a) 상부의 폴리실리콘이 일부 식각되더라도 상기 에피택시얼 성장 공정을 수행함으로서 상기 식각된 두께가 충분히 보상된다.

도 1h를 참조하면, 상기 소오스/드레인용 실리콘층(32) 아래로 불순물 이온을 주입하여 고농도 소오스/드레인 영역(36)을 형성한다.

상기와 같이, 상기 소오스/드레인용 실리콘층을 에피택시얼 성장법으로 성장시킴으로서, 트랜지스터의 채널 영역에 가해지는 스트레인이 종래에 비해 더욱 증가된다. 구체적으로, 동일한 게르마늄 농도를 갖는 실리콘 게르마늄층 상에 스트레인드 실리콘층을 형성하더라도 종래에 비해 큰 채널 스트레인을 갖는 실리콘층을 형성할 수 있다. 따라서, 종래의 방법에 의해 형성되는 트랜지스터에 비해 케리어의 이동도가 더욱 증가되는 효과가 있다.

실시예 2

도 2a 내지 도 2b는 본 발명의 제2 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

이하에서 설명하는 제2 실시예는 게이트 스페이서의 표면에 제2 게이트 스페이서를 더 형성하는 것을 제외하고는 상기 제1 실시예와 동일하다. 따라서, 중복되는 설명은 생략한다.

도 2a를 참조하면, 도 1a 내지 도 1g에 설명한 공정을 동일하게 수행하여 도 1g에 도시된 구조를 형성한다.

이어서, 상기 절연막 스페이서(22) 및 소오스/드레인용 실리콘층(32) 상에 제2 절연막 스페이서를 형성시키기 위한 제2 절연막을 형성한다. 상기 제2 절연막은 실리콘 질화막, 실리콘 산화 질화막 또는 실리콘 산화막으로 형성할 수 있다.

다음에, 상기 제2 절연막을 이방성으로 식각하여, 상기 절연막 스페이서(22)의 표면에 제2 절연막 스페이서(28)를 형성한다. 상기 제2 절연막 스페이서(28)는 후속의 고농도 소오스/드레인 영역을 지정하기 위해 형성한다.

도 2b를 참조하면, 상기 제2 절연막 스페이서(28)를 포함하는 상기 소오스/드레인용 실리콘층 상에 통상의 불순물 이온 주입 공정을 수행하여, 상기 제2 절연막 스페이서(28) 양측으로 고농도 소오스/드레인 영역(36)을 형성한다.

상기 방법에 의하면, 상기 제2 절연막 스페이서(28)를 형성함으로서 고농도 소오스/드레인 영역이 형성되는 영역을 용이하게 변경할 수 있다.

실시예 3

도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 3a를 참조하면, 도 1a 내지 도 1c에 설명한 공정을 동일하게 수행하여, 실리콘 기판(10) 상에 릴렉스드 실리콘 게르마늄 버퍼층(12),스트레인드 실리콘 게르마늄층(14) 및 제1 스트레인드 실리콘층(16)을 형성한다.

이어서, 상기 제1 스트레인드 실리콘층(16) 상에 게이트 절연막, 게이트 도전막 및 캡핑막을 형성한다. 통상적으로, 상기 게이트 절연막은 실리콘 산화막으로 이루어진다. 또한, 상기 게이트 도전막은 폴리실리콘막, 금속 실리사이드막, 금속막 또는 이들이 적층된막으로 형성할 수 있다. 또한, 상기 캡핑막은 특정 식각 조건하에서 실리콘 물질과의 식각 선택비가 높은 물질로 형성하며, 예컨대, 실리콘 질화막 또는 실리콘 산화 질화막으로 형성할 수 있다.

이어서, 통상의 패터닝 공정을 수행하여 게이트 절연막 상에 게이트 도전막 패턴(20) 및 캡핑막 패턴(21)을 형성한다.

이 후, 상기 이방성 식각 공정에 의해 발생한 데미지를 큐어링하기 위하여 게이트 옥시데이션 공정을 더 수행한다. 상기 공정에 의해, 일부 노출된 상기 제1 스트레인드 실리콘층(16) 및 게이트 도전막 패턴(20) 표면에 산화막(18)이 형성된다.

도 3b를 참조하면, 상기 게이트 도전막 패턴(20) 양측에 노출되어 있는 제1 스트레인드 실리콘층(16), 실리콘 게르마늄층(14)을 이방성으로 식각하고, 그 하부의 릴렉스드 실리콘 게르마늄 버퍼막(12)을 부분적으로 이방성 식각하여 소오스/드레인용 트렌치(30)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 소오스/드레인용 트렌치(30)의 바닥면에 상기 릴렉스드 실리콘 게르마늄 버퍼막(12)이 노출된다.

상기 게이트 도전막 패턴(20) 상에 캡핑막 패턴(21)이 형성되어 있으므로, 상기 실리콘막들을 이방성 식각하더라도 상기 캡핑막 패턴(21) 하부의 상기 게이트 도전막 패턴(20) 상부면이 소모되지 않는다.

또한, 상기 캡핑막 패턴(21)이 구비함으로서, 이방성 식각 공정 시의 게이트 도전막 패턴(20)의 측벽 손상도 감소된다. 때문에, 상기 게이트 도전막 패턴(20) 양측으로 게이트 도전막 패턴의 측벽 손상을 방지하기 위한 스페이서를 형성하는 공정을 생략할 수 있다. 상기 이방성 식각 공정 시에 상기 리옥시데이션 공정에 의해 형성된 산화막은 거의 대부분 제거된다.

도 3c를 참조하면, 소오스/드레인용 트렌치(30)의 표면에 실리콘층을 에피택시얼 성장시켜 소오스/드레인용 실리콘층(32)을 형성한다. 상기 소오스/드레인용 실리콘층(32) 성장 공정을 수행함에 따라, 상기 제1 스트레인드 실리콘층(16)은 더욱 스트레인이 가중된 제2 스트레인드 실리콘층(16a)으로 형성된다.

상기 제2 스트레인드 실리콘층(16a)은 트랜지스터의 채널 영역에만 한정적으로 형성된다.

이어서, 상기 제2 스트레인드 실리콘층(16a) 아래로 통상의 이온 주입 공정을 수행하여 저농도 소오스/드레인 영역(40)을 형성한다.

도 3d를 참조하면, 상기 게이트 도전막 패턴(20), 캡핑막 패턴(21) 및 제2 스트레인드 실리콘층(16a) 표면 상에 스페이서 형성을 위한 절연막을 형성한다. 이어서, 상기 절연막을 이방성으로 식각하여 절연막 스페이서(42)를 형성한다.

상기 절연막 스페이서(42)를 포함하는 상기 기판에 통상의 불순물 이온 주입 공정을 수행하여, 상기 절연막 스페이서(42) 양측으로 고농도 소오스/드레인 영역(44)을 형성한다.

실시예 4

도 4a 내지 도 4b는 본 발명의 제4 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 4a를 참조하면, 도 1a 내지 도 1c에 설명한 공정을 동일하게 수행하여, 벌크 실리콘 기판(10) 상에 릴렉스드 실리콘 게르마늄 버퍼층(12), 스트레인드 실리콘 게르마늄층(14) 및 제1 스트레인드 실리콘층(16)을 형성한다.

이어서, 상기 제1 스트레인드 실리콘층(16) 상에 제1 상부 스트레인드 실리콘 게르마늄층(50)을 성장시킨다. 이어서, 상기 제1 상부 스트레인드 실리콘 게르마늄층(50) 상에 제1 상부 스트레인드 실리콘층(52)을 성장시킨다.

제1 상부 스트레인드 실리콘 게르마늄층(50) 및 제1 상부 스트레인드 실리콘층(52)은 각각 30㎚ 이하의 두께로 형성한다.

도 4b를 참조하면, 상기 제1 실시예의 도 1d 내지 도 1h에 설명한 공정을 동일하게 수행하여 상기 제1 상부 스트레인드 실리콘층(52)에 더욱 신장 스트레스가 가해진 제2 상부 스트레인드 실리콘층(52a)을 형성한다. 또한, 소오스/드레인용 실리콘층(32) 아래로 고농도 소오스/드레인 영역(36)을 형성한다.

상기 제4 실시예를 응용하여, 스트레인드 실리콘 게르마늄층 및 스트레인드 실리콘층을 계속 반복 성장시킬 수도 있다.

상기와 같이, 스트레인드 실리콘 게르마늄층 및 스트레인드 실리콘층을 반복 적층하는 경우, 소자의 누설 전류를 더욱 감소시킬 수 있다.

실시예 5

도 5a 내지 도 5f는 본 발명의 제5 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 5a를 참조하면, 벌크 실리콘 기판(10)상에 스트레인드 실리콘 게르마늄 층(15)을 형성한다. 상기 스트레인드 실리콘 게르마늄층(15) 내의 게르마늄은 10 내지 40% 범위 내의 어느 한 농도를 갖도록 한다.

상기 스트레인드 실리콘 게르마늄층(15)은 30㎚ 이하의 두께를 갖도록 성장한다. 상기 스트레인드 실리콘 게르마늄층(15)의 두께가 지나치게 두꺼워지는 경우, 압축 스트레스가 커지게 되어 결정성이 깨질 위험이 있다.

도 5b를 참조하면, 상기 스트레인드 실리콘 게르마늄층(15) 상에 제1 스트레인드 실리콘층(16)을 형성한다. 상기 제1 스트레인드 실리콘층(16)은 에피택시얼 성장 공정에 의해 형성할 수 있다. 상기 제1 스트레인드 실리콘층(16)은 30㎚이하의 두께로 형성한다. 상기 제1 스트레인드 실리콘층(16)의 두께가 지나치게 두꺼워지는 경우, 신장 스트레스가 커지게 되고, 스트레인 릴렉세이션이 발생하게 되어 결정성이 깨질 위험이 있다.

이어서, 상기 제1 스트레인드 실리콘층(16) 내에 웰 및 채널 영역을 형성하기 위한 불순물을 이온주입한다.

도 5c를 참조하면, 상기 제1 스트레인드 실리콘층(16) 상에 게이트 절연막 및 게이트 도전막을 형성한다.

통상적으로, 상기 게이트 절연막은 실리콘 산화막으로 이루어진다. 또한, 상기 게이트 도전막은 폴리실리콘막, 금속 실리사이드막, 금속막 또는 이들이 적층된막으로 형성될 수 있다. 이하에서는, 상기 게이트 도전막을 폴리실리콘막으로 형성하는 것으로 설명한다.

이어서, 상기 게이트 도전막 상에 포토레지스트를 코팅하고, 통상의 사진 공정을 수행하여 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 이용하여, 상기 게이트 도전막을 이방성으로 식각하여 게이트 도전막 패턴(20)을 형성한다. 이 후, 상기 이방성 식각 공정에 의해 발생한 데미지를 큐어링하기 위하여 게이트 옥시데이션 공정을 더 수행한다.

이어서, 상기 게이트 도전막 패턴(20)이 형성되어 있는 기판에 통상의 이온 주입 공정을 수행하여 저농도 도핑된 소오스/드레인 영역(24)을 형성한다.

도 5d를 참조하면, 상기 게이트 도전막 패턴(20)의 표면 및 제1 스트레인드 실리콘층(16) 상에 스페이서 형성을 위한 절연막을 형성한다. 이어서, 상기 절연막을 이방성으로 식각하여 절연막 스페이서(22)를 형성한다.

상기 절연막 스페이서(22)는 이 후의 제1 스트레인드 실리콘층(16)을 식각하는 공정에서 상기 게이트 도전막 패턴(20)의 측벽을 보호하는 역할을 한다. 때문에, 상기 절연막 스페이서(22)는 상기 제1 스트레인드 실리콘층(16)과의 식각 선택비가 높은 물질로 형성하는 것이 바람직하다. 구체적으로, 상기 절연막 스페이서(22)는 실리콘 질화막 또는 실리콘 산화 질화막으로 형성한다.

도 5e를 참조하면, 상기 절연막 스페이서(22)의 양측에 노출되어 있는 제1 스트레인드 실리콘층(16), 스트레인드 실리콘 게르마늄층(14)을 이방성으로 식각하고, 이어서, 벌크 실리콘 기판(10)을 이방성으로 부분적 식각하여 소오스/드레인용 트렌치(30)를 형성한다. 상기 이방성 식각 공정에 의하면, 상기 소오스/드레인용 트렌치(30)의 바닥에는 상기 벌크 실리콘 기판(10)이 노출된다.

상기 게이트 도전막 패턴(20a)이 폴리실리콘으로 형성되는 경우에는, 상기 실리콘막들과 폴리실리콘이 식각 선택비가 거의 없기 때문에, 상기 실리콘 기판의 이방성 식각 공정 시에 상기 게이트 도전막 패턴(20a)의 상부도 일부 식각된다.

도 5f를 참조하면, 소오스/드레인용 트렌치(30)의 표면에 실리콘을 에피택시얼 성장시켜 소오스/드레인용 실리콘층(32)을 형성한다. 상기 소오스/드레인용 실리콘층(32) 성장 공정을 수행함에 따라, 상기 제1 스트레인드 실리콘층(16)은 더욱 스트레인이 가중된 제2 스트레인드 실리콘층(16a)으로 형성된다.

상기 게이트 도전막 패턴(20a)이 폴리실리콘으로 형성되는 경우에는, 상기 에피택시얼 성장 공정 시에 상기 폴리실리콘 상에도 실리콘층(34)이 성장된다. 때문에, 이전의 식각 공정에 의해 상기 폴리실리콘이 식각되더라도 상기 에피택시얼 성장 공정을 수행함으로서 상기 식각된 두께가 충분히 보상된다.

이어서, 상기 소오스/드레인용 실리콘층(32) 아래로 불순물 이온을 주입하여 고농도 소오스/드레인 영역(36)을 형성한다.

실시예 5의 방법은 릴렉스드 실리콘 게르마늄 버퍼막을 형성하는 공정이 생략된다. 때문에, 공정을 단순화시키면서도 채널 영역에 스트레인을 가할 수 있는 장점이 있다. 또한, 공정 비용이 매우 감소되는 효과가 있다. 그러나, 릴렉스드 실리콘 게르마늄 버퍼막이 형성되는 경우에 비해서 가해지는 스트레인이 감소된다.

실시예 6

도 6a 내지 도 6b는 본 발명의 제6 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

이하에서 설명하는 제6 실시예는 릴렉스드 실리콘 게르마늄 버퍼층 상에 실리콘 게르마늄층이 형성되지 않는 것을 제외하고는 상기 제1 실시예와 동일하다.

도 6a를 참조하면, 벌크 실리콘 기판(10)상에 릴렉스드 실리콘 게르마늄 버퍼막(12)을 형성한다. 상기 릴렉스드 실리콘 게르마늄 버퍼막(12) 내의 게르마늄은 10 내지 40% 범위 내의 어느 한 농도를 갖도록 한다.

이어서, 상기 릴렉스드 실리콘 게르마늄층(12) 상에 제1 스트레인드 실리콘층(16)을 형성한다. 상기 제1 스트레인드 실리콘층(16)은 에피택시얼 성장 공정에 의해 형성할 수 있다. 상기 제1 스트레인드 실리콘층(16)은 30㎚이하의 두께로 형성한다. 상기 제1 스트레인드 실리콘층(16)의 두께가 지나치게 두꺼워지는 경우, 신장 스트레스가 커지게 되고, 스트레인 릴렉세이션이 발생하게 되어 결정성이 깨질 위험이 있다.

이어서, 상기 제1 스트레인드 실리콘층(16) 내에 웰 및 채널 영역을 형성하기 위한 불순물을 이온주입한다.

도 6b를 참조하면, 상기 도 1c 내지 도 1h에 설명한 공정들을 동일하게 수행하여, 상기 제1 스트레인드 실리콘층(16)에 더욱 신장 스트레스가 가해진 제2 스트레인드 실리콘층(16a)을 형성한다. 또한, 소오스/드레인용 실리콘층(32) 아래로 고농도 소오스/드레인 영역(36)을 형성한다.

상술한 바와 같이 본 발명에 의하면, 기존의 스트레인드 실리콘층에 비해 더 증가된 스트레인이 가해진 스트레인드 실리콘층을 형성할 수 있다. 달리 말하자면, 실리콘 게르마늄 내에 함유되는 게르마늄 농도가 감소된 릴렉스드 실리콘 게르마늄층에서도 충분히 스트레인되어진 실리콘층을 형성할 수 있다.

또한, 릴렉스드 실리콘 게르마늄 버퍼층을 채용하지 않고도 신장 스트레인을 가할 수 있다.

상기 스트레인드 실리콘층을 모오스 트랜지스터의 채널 영역으로 형성시킴으로서, 상기 모오스 트랜지스터의 동작 속도를 증가시킬 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 2a 내지 도 2b는 본 발명의 제2 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 3a 내지 도 3d는 본 발명의 제3 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 4a 내지 도 4b는 본 발명의 제4 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 5a 내지 도 5f는 본 발명의 제5 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

도 6a 내지 도 6b는 본 발명의 제6 실시예에 따른 MOS 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 벌크 실리콘 기판 12 : 릴렉스드 실리콘 게르마늄 버퍼층

14 : 실리콘 게르마늄층 15 : 스트레인드 실리콘 게르마늄층

16 : 제1 스트레인드 실리콘층 16a : 제2 스트레인드 실리콘층

20 : 게이트 도전막 패턴 22 : 절연막 스페이서

24 : 저농도 소오스/드레인 영역 28 : 제2 절연막 스페이서

30 : 소오스/드레인용 트렌치 32 : 소오스/드레인용 실리콘층

36 : 고농도 소오스/드레인 영역 21 : 캡핑막 패턴

Claims (14)

1. 실리콘 기판 상에 릴렉스드 실리콘 게르마늄층을 형성하는 단계;

   상기 릴렉스드 실리콘 게르마늄층 상에 상기 릴렉스드 실리콘 게르마늄에 비해 게르마늄 농도가 증가된 실리콘 게르마늄층을 형성하는 단계;

   상기 실리콘 게르마늄층 상에 제1 스트레인드 실리콘층을 형성하는 단계;

   상기 제1 스트레인드 실리콘층 상에 게이트 구조물을 형성하는 단계;

   상기 게이트 구조물 양측의 상기 실리콘층들을 식각하여 소오스/드레인용 트렌치를 형성하는 단계;

   상기 트렌치 내부면에 소오스/드레인용 실리콘층을 성장시켜 상기 제1 스트레인드 실리콘층을 제2 스트레인드 실리콘층으로 형성하는 단계; 및

   상기 소오스/드레인 형성용 실리콘층 내에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
2. 제1항에 있어서, 상기 게이트 구조물은,

   상기 제1 스트레인드 반도체층 상에 게이트 산화막 및 게이트 도전막을 형성하는 단계;

   상기 게이트 도전막을 패터닝하여 게이트 전극을 형성하는 단계; 및

   상기 게이트 전극 양측벽에 제1 스페이서를 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
3. 제2항에 있어서, 상기 게이트 전극은 폴리실리콘, 금속 실리사이드, 금속 또는 이들이 적층된 패턴으로 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
4. 제2항에 있어서, 상기 소오스/드레인용 실리콘층을 형성한 이 후에, 상기 제1 스페이서 표면에 제2 스페이서를 더 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
5. 제1항에 있어서, 상기 소오스/드레인용 트렌치는 상기 릴렉스드 실리콘 게르마늄막이 바닥에 노출되도록 이방성 식각 공정을 수행하여 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
6. 제1항에 있어서, 상기 소오스/드레인용 트렌치 형성 공정 및 실리콘층 형성 공정은 인시튜로 수행하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
7. 제1항에 있어서, 상기 제1 스트레인드 실리콘층을 형성한 이 후에,

   상기 제1 스트레인드 실리콘층 상에, 상부 릴렉스드 실리콘 게르마늄층을 형성하는 단계; 및

   상기 상부 릴렉스드 실리콘 게르마늄층 상에, 상부 스트레인드 실리콘층을 형성하는 단계를 더 수행하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
8. 제1항에 있어서, 상기 게이트 구조물은,

   상기 제1 스트레인드 반도체층 상에 게이트 산화막, 게이트 도전막 및 캡핑막을 형성하는 단계; 및

   상기 게이트 캡핑막 및 도전막의 소정 부위를 식각하여, 게이트 전극 패턴 및 캡핑 패턴을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
9. 제8항에 있어서, 상기 게이트 구조물을 형성한 이 후에, 상기 게이트 전극 패턴을 산화시키는 단계를 더 수행하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
10. 제8항에 있어서, 상기 소오스/드레인용 반도체층을 형성한 이 후에, 상기 게이트 구조물 측벽에 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
11. 실리콘 기판 상에 스트레인드 실리콘 게르마늄층을 형성하는 단계;

    상기 스트레인드 실리콘 게르마늄층 상에 제1 스트레인드 실리콘층을 형성하는 단계;

    상기 제1 스트레인드 실리콘층 상에 게이트 구조물을 형성하는 단계;

    상기 게이트 구조물 양측의 상기 실리콘층들을 식각하여 소오스/드레인용 트렌치를 형성하는 단계;

    상기 트렌치 내부면에 소오스/드레인 형성용 실리콘층을 성장시켜 상기 제1스트레인드 실리콘층을 제2 스트레인드 실리콘층으로 형성하는 단계; 및

    상기 제2 스트레인드 실리콘층 내에 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
12. 반도체 기판 상에, 상기 반도체 기판과 다른 격자 특성을 갖는 릴렉스드 반도체층을 형성하는 단계;

    상기 릴렉스드 반도체층 상에 상기 반도체 기판과 동일한 물질로 이루어지는 제1 스트레인드 반도체층을 형성하는 단계;

    상기 제1 스트레인드 반도체층 상에 게이트 구조물을 형성하는 단계;

    상기 게이트 구조물 양측의 반도체층들을 식각하여 소오스/드레인용 트렌치를 형성하는 단계;

    상기 트렌치 내부면에 소오스/드레인 형성용 반도체층을 성장시켜, 제1 스트레인드 반도체층을 제2 스트레인드 반도체층으로 형성하는 단계; 및

    상기 소오스/드레인 형성용 반도체층에 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
13. 제12항에 있어서, 상기 릴렉스드 반도체층은 상기 반도체 기판을 이루는 물질의 격자보다 큰 격자를 갖는 물질로 형성하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
14. 제12항에 있어서, 상기 반도체 기판은 실리콘으로 이루어지고, 상기 릴렉스드 반도체층은 실리콘 게르마늄으로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.