KR20070024506A - Chip resistor - Google Patents
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Abstract
Description
본 발명은 칩 저항기에 관한 것으로, 특히 치수 정밀도의 가일층의 향상을 도모한 칩 저항기에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to chip resistors, and more particularly, to chip resistors aimed at further improvement in dimensional accuracy.
본원은 2004년 3월 31일에 출원된 특허 출원 제2004-104384호 및 2005년 3월 11일에 출원된 특허 출원 제2005-68394에 대해 우선권을 주장하고, 그 내용을 본 출원에 원용한다.This application claims priority to patent application 2004-104384 for which it applied on March 31, 2004, and patent application 2005-68394 for which it applied on March 11, 2005, and uses the content for this application.
최근, 전자 부품의 경박단소화 경향에 있고, 면 실장 타입의 칩 저항기에 있어서도 1005 타입(저항기의 사이즈 10 × 0.5 mm)이 주류가 되고, 또한 0603 타입(저항기의 사이즈 0.6 × 0.3 mm), 0402 타입(저항기의 사이즈 0.4 × 0.2 mm)의 부품에 소형화가 진행되고 있다. 또한, 이에 수반하여 칩 부품의 실장 간격도 인접 간격이 0.2 mm 정도로부터 0.1 mm 이하로 실장 밀도의 상승이 요구되고 있다.In recent years, there has been a trend toward thin and short electronic components, and 1005 type (
또한, 칩 저항기의 실장기로의 공급 및 픽업에 대해서도 테이핑 부품을 사용한 실장에서는, 테이핑의 각형 구멍과의 클리어런스가 작아지고 있어, 부품 형상의 정밀도 상승이 요망되고 있다. 또한, 최근 먼지 등의 발생이 적고 청정화가 가능한 벌크 실장이 주목받고 있지만, 벌크 실장에 있어서도 피더로 정렬시켜 공급하기 위해 부품 형상의 고정밀도화가 요망되고 있다.In addition, in the case where the tapping component is used for the supply and pickup of the chip resistor to the mounting apparatus, the clearance with the rectangular hole of taping is reduced, and the precision of the component shape is desired. In addition, in recent years, attention has been paid to bulk mounting in which dust and the like are less likely to be cleaned. However, even in bulk mounting, high precision of the shape of components is required to align and feed the feeder.
도5 내지 도7은 종래 공법에 의한 칩 저항기의 내부 구조를 도시하고 있다.5 to 7 show the internal structure of the chip resistor according to the conventional method.
종래에서는, 우선 날형 등에 의해 세라믹스 등의 시트 형상 절연성 기판(1)의 양면(또는 한쪽 면)에 일차 방향과 이차 방향(횡방향과 종방향)으로 격자 형상의 분할홈(2, 3)을 마련해 둔다.Conventionally, first, lattice-shaped dividing
다음에, 이 절연성 기판(1) 상에 일차 분할홈(2)을 사이에 두고 복수 쌍의 제1 상부 전극(4a)과 복수 쌍의 하부 전극(5)을 인쇄로 형성하고, 다음에 제1 상부 전극(4a) 사이에 저항체(6)를 인쇄로 형성하고, 이 저항체(6)를 트리밍하여 저항치를 조정한 후 그 위에 유리나 수지 재료를 이용하여 보호막(7)을 형성함으로써, 1 기판 상에 다수의 저항기가 병설된 칩 저항 기판을 구성할 수 있다.Next, on the
다음에, 이 절연성 기판(1)(즉, 칩 저항 기판)을 일차 분할홈(2)에 따라 직사각형으로 분할하고, 그 분할면에 스퍼터나 도전성 페이스트 등에 의해 단자 전극(11)을 형성한다. 또한, 상부 전극에 대해서는 스퍼터의 유입을 방지하는 목적으로 일차 분할홈(2)에 따라 두번째층(제2 상부 전극)을 인쇄·형성하는 경우도 있다.Next, the insulating substrate 1 (that is, the chip resistor substrate) is divided into rectangles along the primary dividing
단자 전극 형성 후, 직사각형의 칩 저항 기판을 이차 분할홈(3)에 따라 분할하고, 칩 형상으로 하는 동시에 칩 양단부의 각 전극(11)에 Ni 및 Sn에 의한 도금층(8)을 형성하고, 이것으로 도8에 도시한 칩 저항기(10)를 얻는다.After the terminal electrodes are formed, the rectangular chip resistor substrate is divided by the
그런데, 종래 공법에 의한 칩 저항기(10)에서는 이차측 분할면에 따른 분할홈(3)에도 상부·하부 전극이나 보호막 등이 매설되어 있고, 이차측 분할하였을 때에 분할홈에 들어가 있는 상부·하부 전극에 의해 도금층(8)의 형성 과정에 있어서 Ni나 Sn 도금이 성장하고, 칩 저항기(10)의 세라믹스 측면(10a)으로 크게 돌출하여 실제로 분할한 형상(도9의 부호 W1) 이상으로 단자 전극(11)이 크게 성장(도9의 부호 W2)하여, 이 돌출분(d)이 형상 치수 정밀도의 저하를 초래하는 요인이 되고 있었다.By the way, in the
이러한 문제점을 해결하는 기술로서 특허 문헌 1이 개시되어 있다.
특허 문헌 1에는 절연성 기판 상에 다연 형성한 다수의 저항기를 각 저항기로 분할(칩화)하기 위한 슬릿(분할홈) 형성을 보호막 형성 공정보다도 후에 행함으로써 절연성 기판의 분할을 원활하게 행하여 분할면 형상을 정밀도 좋게 유지할 수 있도록 한 칩 저항기의 제조 방법이 개시되어 있다.
특허 문헌 1 : 일본 특허 공개 제2003-86408호 공보Patent Document 1: Japanese Patent Laid-Open No. 2003-86408
상기 특허 문헌 1의 개시 기술에서는, 슬릿 가공에 레이저광을 이용하여 슬릿의 단면 형상을 예리한 U자 홈 형상으로 형성하고 있다.In the technique disclosed in
이미 서술한 바와 같이, 슬릿의 형성을 전극 형성 공정, 또는 전극 형성 공정을 포함한 보호막 형성 공정보다 후에 행함으로써 슬릿 내에 전극 재료나 보호막 재료가 부착·퇴적하는 것이 방지되어 절연성 기판의 분할이 원활하게 행해지게 되어 분할면 형상의 치수 정밀도를 양호하게 유지할 수 있지만, 슬릿 형상을 단면 형상 U자 형상으로 하고 있으므로 칩의 분할 측면은 수직면이 되어 있고, 이 수직면에 도금층을 형성하면 도금 성장에 의한 도금 돌출분이 그대로 칩의 폭 치수를 증대시키게 되고, 이것은 칩 저항기의 형상 치수 정밀도를 한층 더 향상시키는 면에서 큰 방해가 된다.As described above, the formation of the slit after the electrode forming step or the protective film forming step including the electrode forming step prevents the adhesion and deposition of the electrode material and the protective film material in the slit, thereby smoothly dividing the insulating substrate. Although the dimensional accuracy of the divided surface shape can be maintained satisfactorily, since the slit shape has a U-shaped cross-sectional shape, the divided side surface of the chip is a vertical surface. When the plating layer is formed on this vertical surface, the plating protrusion due to the plating growth As it is, the width dimension of the chip is increased, which is a great obstacle in further improving the shape and dimensional accuracy of the chip resistor.
본 발명은 이러한 문제를 비추어 이루어진 것으로, 전극 도금층 형성 후의 도금 돌출을 가능한 한 적게 하는 동시에, 칩의 분할면을 도금 돌출분을 흡수할 수 있는 형상으로 함으로써 칩 치수 정밀도의 가일층의 향상을 도모한 칩 저항기를 제공하는 것을 목적으로 하고 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and the chip which aims to further improve chip dimensional accuracy by reducing the plating protrusion after forming the electrode plating layer as much as possible and making the chip dividing surface absorb the plating protrusion. It is an object to provide a resistor.
즉, 본 발명의 일 형태에 따르면 칩 저항기를 제조하기 위한 칩 저항 기판이며, 시트 형상의 절연성 기판과, 상기 기판 상에 형성된 복수 쌍의 전극과, 상기 절연성 기판 상에 형성되고 상기 복수 쌍의 전극에 접속되는 복수의 저항체와, 상기 저항체를 피복하는 보호막과, 상기 절연성 기판에 종횡으로 형성되고 이에 따라 절연성 기판을 분할하여 칩 형상으로 하는 분할홈을 구비하고, 상기 분할홈은 테이퍼를 갖고 있고, 또한 분할홈 내에 있어서 적어도 전극재가 제거되어 있는 칩 저항 기판이 제공된다.That is, according to one aspect of the present invention, there is provided a chip resistor substrate for manufacturing a chip resistor, the sheet-shaped insulating substrate, a plurality of pairs of electrodes formed on the substrate, and the plurality of pairs of electrodes formed on the insulating substrate. A plurality of resistors connected to the plurality of resistors, a protective film covering the resistors, and split grooves formed vertically and horizontally on the insulating substrate, thereby dividing the insulating substrate into chips, wherein the divided grooves have a taper. Further, a chip resistor substrate is provided in which at least the electrode material is removed in the division grooves.
상기 칩 저항 기판의 구성에서는, 그 후 칩 저항기를 제조하기 위해 절연성 기판을 분할홈에 따라 분할하여 칩 형상으로 하고, 양단부 전극에 도금층을 형성(Ni, Sn 도금)하는 공정에 있어서, 분할홈 내에 전극 재료가 존재하지 않으므로 도금의 성장이 억제되어 도금의 돌출을 가능한 한 작게 억제할 수 있다.In the structure of the chip resistor substrate, thereafter, in order to manufacture a chip resistor, the insulating substrate is divided into divided grooves to form a chip shape, and a plating layer is formed on both ends of the electrode (Ni, Sn plating) in the divided grooves. Since the electrode material does not exist, the growth of the plating is suppressed, and the protrusion of the plating can be suppressed as small as possible.
바람직하게는, 상기 칩 저항 기판에 있어서 상기 분할홈의 가장자리부에 재부착하는 분할홈 형성시의 비산물은 높이가 3 ㎛ 이하이고 폭이 7 ㎛ 이하이다.Preferably, in the chip resistor substrate, the by-product of forming the split grooves to be reattached to the edge portions of the split grooves has a height of 3 m or less and a width of 7 m or less.
이 구성에서는, 비산물(드로스 등)의 발생을 극단적으로 감소시킴으로써, 그 후 제조되는 칩 저항기의 전극 에지부의 형상을 개선할 수 있고, 특히 벌크 설치시의 칩 저항기의 반송성을 향상시킬 수 있다.In this configuration, by dramatically reducing the generation of scattering products (dross, etc.), the shape of the electrode edge portion of the chip resistors manufactured thereafter can be improved, and in particular, the conveyability of the chip resistors in bulk installation can be improved. have.
바람직하게는, 상기 칩 저항 기판에 있어서 상기 분할홈의 형성시에 분할홈의 벽면에 형성되는 용융 재응고층의 두께는 1.5 ㎛ 이하이다.Preferably, in the chip resistor substrate, the thickness of the molten resolidification layer formed on the wall surface of the dividing groove at the time of forming the dividing groove is 1.5 m or less.
이 구성에서는, 분할홈 벽면의 용융 재응고층(유리층)의 두께를 감소시킴으로써, 그 후 제조되는 칩 저항기의 유리층의 박리를 방지하고, 도금층 등의 단선 사고를 방지하는 동시에 유리층이 돌기 형상이 되는 것에 의한 칩 저항기의 반송성에의 악영향을 회피할 수 있다.In this configuration, by reducing the thickness of the molten resolidified layer (glass layer) on the divided groove wall surface, the peeling of the glass layer of the chip resistors manufactured thereafter is prevented, and the disconnection of the plating layer or the like is prevented, and the glass layer is protruding. This can avoid the adverse effect on the carrier property of the chip resistor.
바람직하게는, 상기 칩 저항 기판에 있어서 상기 분할홈의 테이퍼는 1 ㎛ 내지 7 ㎛이다.Preferably, the taper of the dividing groove in the chip resistance substrate is 1 ㎛ to 7 ㎛.
이 구성에서는, 분할홈의 형상에 테이퍼를 부여하고 있으므로 단면 U자 형상의 분할홈에 비해 분할면은 분할 방향으로 약간의 테이퍼를 갖고, 따라서 그 후 제조되는 칩 저항기에 있어서 약간의 도금 돌출분은 그 테이퍼에 의해 흡수할 수 있고, 후술하는 바와 같이 도금의 돌출을 10 ㎛ 이하로 억제할 수 있는 동시에, 전극 도금 성장을 포함하는 칩 치수 정밀도를 한층 더 향상시킬 수 있다. 또한, 여기서 테이퍼라 함은 도8에 있어서 분할홈의 에지부로부터 홈 바닥부까지의 수평 거리(h)를 말한다.In this configuration, since the taper is given to the shape of the dividing groove, the dividing surface has a little taper in the dividing direction as compared with the dividing groove having the cross-sectional U-shape. The taper can be absorbed and the protrusion of the plating can be suppressed to 10 µm or less as described later, and the chip dimensional accuracy including electrode plating growth can be further improved. In addition, the taper here means the horizontal distance h from the edge part of a division groove to the groove bottom part in FIG.
바람직하게는, 상기 칩 저항 기판에 있어서 상기 분할홈은 파장 360 nm 이하의 레이저광으로 가공된다.Preferably, in the chip resistor substrate, the division grooves are processed with laser light having a wavelength of 360 nm or less.
테이퍼를 부여한 분할홈을 형성하기 위해서는, 레이저 파라미터 및 가공 파라미터를 조정하여 분할홈 폭과 분할홈 깊이를 적정화하면 좋다.In order to form a tapered divided groove, the laser groove and the machining parameter may be adjusted to optimize the divided groove width and the divided groove depth.
본 발명의 다른 태양에 따르면, 상기 칩 저항 기판을 상기 분할홈에 따라 분할하여 칩 형상으로 한 칩 저항기이며, 양단부 전극에 형성된 도금층을 구비하는 칩 저항기가 제공된다.According to another aspect of the present invention, there is provided a chip resistor which divides the chip resistor substrate according to the division groove into a chip shape, and has a plating layer formed on both ends of the electrode.
바람직하게는, 상기 칩 저항기에 있어서 상기 전극 도금층 형성 후의 도금 돌출은 10 ㎛ 이하이다.Preferably, the plating protrusion after the electrode plating layer is formed in the chip resistor is 10 µm or less.
본 발명의 또 다른 태양에 따르면, 시트 형상의 절연성 기판 상에 복수 쌍의 전극을 형성하고, 상기 복수 쌍의 전극에 접속되는 복수의 저항체를 상기 절연성 기판 상에 형성하고, 상기 저항체를 피복하는 보호막을 형성하고, 상기 절연성 기판에 종횡으로 분할홈을 형성하고, 상기 절연성 기판을 상기 분할홈에 따라 분할하여 칩 형상으로 하는 동시에, 양단부 전극에 도금층을 형성하는 칩 저항기의 제조 방법이며, 상기 분할홈을 형성할 때에 상기 분할홈이 테이퍼를 갖고, 또한 분할홈 내에 있어서 적어도 전극재가 제거되도록 하는 칩 저항기의 제조 방법이 제공된다. According to still another aspect of the present invention, a protective film for forming a plurality of pairs of electrodes on a sheet-shaped insulating substrate, forming a plurality of resistors connected to the plurality of pairs of electrodes on the insulating substrate, and covering the resistors. And forming a split groove vertically and horizontally in the insulating substrate, dividing the insulating substrate in accordance with the divided grooves to form a chip, and forming a plating layer on both ends of the electrode. A method of manufacturing a chip resistor is provided in which the dividing groove has a taper when forming a portion, and at least the electrode material is removed in the dividing groove.
도1은 본 발명에 관한 칩 저항기의 내부 구조를 도시하는 일차 분할 방향의 단면도이다.1 is a cross-sectional view in a primary dividing direction showing the internal structure of a chip resistor according to the present invention.
도2는 본 발명에 관한 칩 저항기의 내부 구조를 도시하는 이차 분할 방향의 단면도이다.Fig. 2 is a sectional view of the secondary dividing direction showing the internal structure of the chip resistor according to the present invention.
도3은 본 발명에 관한 칩 저항기의 내부 구조를 도시하는 칩 단부의 단면도이다.3 is a cross-sectional view of the chip end portion showing the internal structure of the chip resistor according to the present invention.
도4는 본 발명에 관한 칩 저항기의 확대 외관 사시도이다.4 is an enlarged external perspective view of the chip resistor according to the present invention.
도5는 종래의 칩 저항기의 구조를 도시하는 일차 분할 방향의 단면도이다.Fig. 5 is a sectional view of the primary dividing direction showing the structure of a conventional chip resistor.
도6은 종래의 칩 저항기의 내부 구조를 도시하는 이차 분할 방향의 단면도이다.Fig. 6 is a sectional view of the secondary dividing direction showing the internal structure of a conventional chip resistor.
도7은 종래의 칩 저항기의 확대 외관 사시도이다.7 is an enlarged external perspective view of a conventional chip resistor.
도8은 본 발명에 관한 레이저광(UV 레이저)에 의한 홈 가공의 상태를 도시하는 확대 단면도이다.8 is an enlarged cross-sectional view showing a state of groove processing by a laser beam (UV laser) according to the present invention.
도9는 종래의 칩 저항기의 내부 구조를 도시하는 칩 단부의 단면도이다.Fig. 9 is a sectional view of the chip end showing the internal structure of a conventional chip resistor.
[부호의 설명][Description of the code]
1 : 절연성 기판(세라믹스 기판)1: insulating substrate (ceramic substrate)
2 : 분할홈(일차 분할홈)2: Split groove (primary split groove)
3 : 분할홈(이차 분할홈)3: Split groove (secondary divide groove)
4 : 상부 전극4: upper electrode
5 : 하부 전극5: lower electrode
6 : 저항체6: resistor
7 : 보호막7: protective film
8 : 도금층8: plating layer
10 : 칩 저항기10: chip resistor
20 : 비산물(부착물)20: fly product (attachment)
21 : 용융 재응고층(유리층)21: molten resolidification layer (glass layer)
본 발명은, 칩 저항기에 있어서 전극 도금층 형성 후의 도금 돌출을 가능한 한 작게 함으로써, 칩 저항기의 형상 치수 정밀도의 향상을 도모한 것이며, 이하 본 발명에 관한 칩 저항기의 실시 형태를 도1 내지 도4를 기초로 하여 설명한다. This invention aims at the improvement of the shape-dimensional precision of a chip resistor by making the plating protrusion after electrode plating layer formation in a chip resistor as small as possible. Hereinafter, embodiment of the chip resistor which concerns on this invention is shown to FIG. It demonstrates on a basis.
또한, 설명을 간략화하기 위해 이하의 설명에 있어서 종래와 공통되는 부재에 대해서는 동일한 부호를 이용하였다.In addition, in order to simplify description, the same code | symbol was used about the member which is common in the following description.
도1 내지 도3은 본 실시 형태에 의한 칩 저항기의 내부 구조를 도시하고, 도4는 확대한 칩 저항기의 외관을 도시하고 있다.1 to 3 show the internal structure of the chip resistor according to the present embodiment, and FIG. 4 shows an enlarged appearance of the chip resistor.
본 실시 형태의 칩 저항기(10)는 시트 형상의 세라믹스 기판에, 도5 내지 도7에서 도시한 종래 공법과 동일한 제조 프로세스에서 상부 전극(4a, 4b), 하부 전극(5)의 형성, 및 저항체(6)의 형성, 및 트리밍에 의한 저항치의 조정, 및 보호막(7)의 형성의 각 공정을 거쳐서 그 후에 기판 양면에 일차 분할홈(2) 및 이차 분할홈(3)을 레이저 조사광에 의해 형성하는 것이다.In the
홈 가공에 이용하는 레이저광(L)은 기판의 수지층이나 전극층을 절단하기 위해 수지층을 탄화시키지 않는 파장 360 nm 이하(190 내지 360 nm)를 이용하는 것이 바람직하다.It is preferable to use the wavelength 360 nm or less (190-360 nm) which does not carbonize a resin layer in order to cut | disconnect the resin layer and electrode layer of a board | substrate for the laser beam L used for grooving.
종래 공법과는 이 분할홈(2, 3)의 형성 프로세스 및 형성 수단이 상이하며, 도면에 도시한 바와 같이 전극 재료나 보호막 재료를 포함하는 세라믹스 기판(1)에 레이저광(L)을 조사하면 홈 내는 레이저광(L)에 의해 기판 상의 전극 재료나 보호막 재료는 기화하여 그 대부분을 제거할 수 있다. 물론, 분할은 원활하며 분할면에 버어 등은 발생되지 않는다.The process of forming the dividing
여기서, 도8은 상기한 파장 360 nm 이하의 레이저광(UV 레이저)에 의한 홈 가공의 상태를 도시하고 있다.8 shows the state of groove processing by the laser light (UV laser) having the above wavelength 360 nm.
예를 들어, YAG 레이저 등으로 홈 가공한 경우 홈 가공으로 제거된 비산물(드로스 등)이 분할홈[2(3)]의 양 가장자리에 돌기 형상으로 재부착된다. 이 부착물(20)은 후술하는 전극의 에지 형상을 악화시켜, 벌크 설치시의 칩 저항기의 반송성에 악영향을 미친다. 본 실시 형태에서는 UV 레이저를 사용함으로써, 이 비산물의 발생을 가능한 한 적게 하여 부착물(20)의 높이(H)를 3 ㎛ 이하, 폭(W)을 7 ㎛ 이하로 하고 있다. 이에 의해, 전극 형상이 개선되어 벌크 설치시의 칩 저항기의 반송성을 향상시킬 수 있다.For example, in the case of grooving with a YAG laser or the like, the by-products (dross and the like) removed by grooving are reattached in projection shape to both edges of the dividing groove 2 (3). This
또한, 홈 가공시, 분할홈[2(3)]의 벽면에는 용융 재응고층(21)[유리층(21)]이 형성된다. 이 유리층(21)은 취약하여 박리·탈락되기 쉬우므로 칩 제조시에 후술하는 도금층 등에 단선 사고가 발생될 우려가 있는 동시에, 유리층이 돌기 형상이 됨으로써 칩 저항기의 반송성에 악영향을 미친다. 본 실시 형태에서는 UV 레이저를 이용함으로써, 이 유리층(21)의 두께(T)를 1.5 ㎛ 이하로 감소시키고 있다. 이에 의해, 유리층의 박리·탈락을 방지하고, 도금층 등의 단선사고를 방지하는 동시에, 분할홈의 벽면의 표면 거칠기를 개선하여 벌크 실장시의 칩 저항기의 반송성을 향상시킬 수 있다.In the groove processing, a molten resolidified layer 21 (glass layer 21) is formed on the wall surface of the divided groove 2 (3). Since the glass layer 21 is fragile and easily peels off and falls off, there is a possibility that a disconnection accident may occur in a plating layer or the like described below at the time of chip manufacturing, and the glass layer becomes a projection shape, which adversely affects the transferability of the chip resistor. In this embodiment, the thickness T of this glass layer 21 is reduced to 1.5 micrometers or less by using UV laser. Thereby, peeling and a fall of a glass layer can be prevented, disconnection accidents, such as a plating layer, can be prevented, the surface roughness of the wall surface of a division groove can be improved, and the conveyance of the chip resistor at the time of bulk mounting can be improved.
또한, 분할홈[2(3)]을 UV 레이저로 형성하는 경우, 가공 조건(조사 빔 파라미터나 가공 파라미터 등)으로부터 홈에 적합한 테이퍼각을 갖게 할 수 있다. 본 실시 형태에서는 가공 조건을 적정화하여 분할홈(2, 3)의 단면 형상에 고의로 1 내 지 7 ㎛의 근소한 테이퍼(h)를 갖도록 하고 있다.In addition, when the division grooves 2 (3) are formed by UV lasers, it is possible to have a taper angle suitable for the grooves from the processing conditions (irradiation beam parameters, processing parameters, etc.). In this embodiment, the processing conditions are optimized to have a slight taper h of 1 to 7 µm intentionally in the cross-sectional shape of the divided
다음에, 이 세라믹스 기판(1)을 일차 분할홈(2)에 따라 직사각형으로 분할하고, 그 분할면에 스퍼터나 도전성 페이스트 등에 의해 단부면 전극(11)을 형성한다. 다음에, 이 직사각형의 칩 저항 기판을 다시 이차 분할홈(3)에 따라 분할하여 칩 형상으로 한다.Next, the
이 때, 각 칩 분할면(10a)의 산출부는 분할 방향으로 근소한 테이퍼를 갖게 된다. 다음에, 칩 양단부의 각 전극(11)에 배럴 도금법 등에 의해 Ni, Sn 도금 처리하여 도금층(8)을 형성하고, 도4에 도시한 칩 저항기(10)를 얻는다.At this time, the calculation section of each chip dividing surface 10a has a slight taper in the dividing direction. Next, each
Ni, Sn 도금 처리 후, 도금층(8)은 이차 분할홈 단부의 상하 전극으로부터 분할 측면(10a)측으로 성장하지만, 상기한 바와 같이 분할홈 내의 전극 재료나 보호막 재료는 레이저 조사에 의한 광화학 반응이나 고열에서 기화하여 대부분이 제거되어 있으므로, 도금의 돌출은 매우 적게 되어 있고, 또한 분할홈(2, 3)의 단면 형상에 적절한 테이퍼를 가지므로 근소한 도금 돌출은 이 테이퍼에 의해 흡수되고, 도금 성장(d)을 포함하는 칩 형상(W2)을 가능한 한 칩 분할 형상(W1)에 가까운 사이즈로 억제할 수 있어, 이에 의해 형상 치수 정밀도가 매우 양호한 칩 저항기(10)를 얻을 수 있다.After the Ni and Sn plating process, the
테이핑 실장이나 벌크 실장에 있어서, 치수 정밀도가 양호한 칩 저항기를 이용하는 것은 요망되는 인접 간격이 좁은 고밀도 실장을 가능하게 하는 것이다.In taping and bulk mounting, the use of chip resistors with good dimensional accuracy enables high-density mounting with narrow desired adjacent spacing.
본 발명의 효과를 확인하기 위해, 본 발명에 따른 칩 저항기와 종래 공법에 의한 칩 저항기(비교예)를 각각 10개 제조하고, 본 발명품(도3 참조)과 비교예(도9 참조)의 도금 돌출 치수(d)를 측정하여, 각각 표1에 나타냈다.In order to confirm the effect of the present invention, 10 chip resistors according to the present invention and 10 chip resistors (comparative example) according to the conventional method were manufactured, and plating of the present invention (see Fig. 3) and the comparative example (see Fig. 9). The protrusion dimension d was measured and shown in Table 1, respectively.
또한, 칩 저항기는 0603 타입으로 하고, 본 발명에 있어서의 분할홈의 가공 조건은 이하와 같다.In addition, the chip resistor is 0603 type, and the processing conditions of the dividing groove in this invention are as follows.
UV 레이저 출력(워크 위치 측정 출력) : 0.75W UV laser power (work position measurement output): 0.75W
펄스 반복 주파수 : 30 KHz Pulse repetition frequency: 30 KHz
주사 속도 : 20 mm/s Scan Speed: 20 mm / s
주사 횟수 : 1회 Number of injections: 1 time
분할홈의 폭 : 12.1 ㎛ Width of split groove: 12.1 ㎛
분할홈의 깊이 : 42 ㎛ Depth of Split Groove: 42 ㎛
[표1] Table 1
표1의 결과로부터, 도금 돌출 치수(d)의 평균치는 비교예의 14.6 ㎛에 대해 본 발명품에서는 6.7 ㎛로 절반 이하로 억제할 수 있고, 또한 본 발명에 따르면 도금층의 돌출을 10 ㎛ 이하로 억제할 수 있는 것을 확인할 수 있었다.From the results in Table 1, the average value of the plated protrusion dimension (d) can be suppressed to less than half at 6.7 μm in the present invention with respect to 14.6 μm of the comparative example, and according to the present invention, the protrusion of the plated layer can be suppressed to 10 μm or less. I could confirm that it could.
또한, 다른 확인 사항으로서 비산물의 크기(H, W)에 대한 칩 저항기의 반송성(표2), 및 재응고층의 두께(T)에 대한 내박리성(표3), 및 테이퍼(h)에 대한 도금 돌출 상태(표4)에 대해 조사하였다.In addition, as other confirmation matters, the transferability of the chip resistors to the size (H, W) of the fly ash (Table 2), and the peeling resistance (Table 3) to the thickness (T) of the resolidification layer, and the taper (h) It was investigated about the plating protrusion state (Table 4).
또한, 각 표 중 ○표는 양호 상태를 나타내고, △표는 약간 열화된 상태를 나타내고 있다.In each table, a mark ○ indicates a good state, and a mark △ shows a state slightly deteriorated.
[표2][Table 2]
[표3]Table 3
[표4]Table 4
비산물에 대해서는, 표2의 결과로부터 높이(H)가 6.2 ㎛ 이상, 폭(W)이 9.13 ㎛ 이상이면 반송성에 약간 악영향을 미치므로, 본 발명에서는 비산물의 높이는 3 ㎛ 이하, 폭은 7 ㎛ 이하로 하였다. 또한, 재응고층에 대해서는 표3의 결과로부터, 두께(T)가 1.72 ㎛ 이상이면 내박리성이 약간 열화되므로, 본 발명에서는 재응 고층의 두께는 1.5 ㎛ 이하로 하였다. 또한, 테이퍼에 대해서는 표4의 결과로부터, 테이퍼(h)가 8.31 ㎛ 이상이면 도금 돌출이 약간 커져 도금 돌출 치수 10 ㎛ 이하를 확보하기 어려워지므로, 본 발명에서는 테이퍼는 1 내지 7 ㎛ 이하로 하였다.With respect to the fly products, if the height (H) is 6.2 μm or more and the width (W) is 9.13 μm or more from the results in Table 2, the carrier property is slightly adversely affected. It was set as follows. In addition, about the resolidification layer, since the peeling resistance fell slightly when the thickness T was 1.72 micrometers or more from the result of Table 3, in this invention, the thickness of the resolidification layer was 1.5 micrometers or less. In addition, about the taper, from the result of Table 4, when taper h is 8.31 micrometers or more, plating protrusion will become large and it will become difficult to ensure 10 micrometers or less of plating protrusion dimensions, In this invention, taper was 1-7 micrometers or less.
이상에서 설명한 바와 같이, 본 발명에 따르면 절연성 기판의 분할홈은 테이퍼를 갖고, 또한 분할홈 내에 있어서 전극재가 제거되어 있으므로, 전극 도금층 형성 후의 도금 성장이 억제되어 분할 측면에의 도금의 돌출을 적극적으로 억제할 수 있고, 또한 도금 돌출분은 분할면의 테이퍼에 의해 흡수할 수 있으므로 도금 성장을 포함하는 칩 형상 치수 정밀도를 향상시킬 수 있다.As described above, according to the present invention, since the dividing groove of the insulating substrate has a taper and the electrode material is removed in the dividing groove, the plating growth after forming the electrode plating layer is suppressed to actively protrude the plating on the dividing side surface. Since the plating protrusion can be absorbed by the taper of the divided surface, the chip shape dimensional accuracy including the plating growth can be improved.
치수 정밀도가 양호한 칩 저항기는, 테이핑 실장이나 벌크 실장에 있어서 인접 간격이 좁은 고밀도 실장을 가능하게 하는 동시에, 분할홈의 형성에 의해 발생되는 비산물의 재부착이나 분할홈 벽면의 용융 재응고층이 매우 적은 것도 아울러, 벌크 실장에 있어서의 칩의 반송성을 현저하게 향상시킬 수 있다.Chip resistors with good dimensional accuracy enable high-density mounting with narrow adjacent spacing in taping and bulk mounting, and have very few melt resolidification layers on the wall of the dividing grooves and reattachment of fly-byes generated by the formation of the dividing grooves. In addition, the conveyance of the chip in bulk mounting can be remarkably improved.
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