KR20070023384A - Method for forming a transistor - Google Patents
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Abstract
균일한 측벽 프로파일을 갖는 게이트 구조물을 포함하는 트랜지스터의 형성 방법이 개시되어 있다. 반도체 기판 상에 금속을 갖는 도전성 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물의 상면과 측면 및 반도체 기판 표면에 산화물로 이루어지는 라이너막을 형성한다. 상기 라이너막의 표면을 플라즈마 질화처리함으로써 상기 라이너막의 표면을 질화물을 포함하는 차단막으로 형성한다. 상기 차단막이 형성된 게이트 구조물의 상면, 측면 및 반도체 기판의 표면 상에 실질적으로 균일한 두께를 갖는 스페이서막을 형성한다. 그 결과, 상기 게이트 구조물의 측벽 프로파일이 양호한 트랜지스터가 완성된다. A method of forming a transistor comprising a gate structure having a uniform sidewall profile is disclosed. A gate structure including a conductive pattern having a metal is formed on a semiconductor substrate. A liner layer formed of an oxide is formed on the top and side surfaces of the gate structure and the semiconductor substrate surface. Plasma nitridation is performed on the surface of the liner film to form the surface of the liner film as a blocking film including nitride. A spacer film having a substantially uniform thickness is formed on an upper surface, a side surface of the gate structure on which the blocking film is formed, and a surface of the semiconductor substrate. As a result, a transistor having a good sidewall profile of the gate structure is completed.
Description
도 1 내지 도 5는 본 발명의 바람직한 일 실시예에 따른 트랜지스터의 형성 방법을 나타내는 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a transistor according to an exemplary embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 > <Description of Symbols for Major Parts of Drawings>
100 : 반도체 기판 102 : 게이트 절연막 패턴100
104 : 폴리실리콘막 패턴 106 : 도전성 패턴104: polysilicon film pattern 106: conductive pattern
108 : 마스크 패턴 110 : 게이트 구조물108
101 : P-웰 111 : 소자분리용 트렌치101: P-well 111: isolation trench
112 : 소자 분리막 114 : 라이너막112: device isolation film 114: liner film
116 : 차단막 118 : 스페이서막116: blocking film 118: spacer film
120 : n형 반도체 영역 122 : 스페이서120: n-type semiconductor region 122: spacer
124 : 층간 절연막124: interlayer insulating film
본 발명은 트랜지스터의 형성 방법에 관한 것으로, 보다 상세하게는 게이트 구조물의 전면에 산화물 및 질화물로 이루어진 스페이서막을 포함하는 트랜지스터 의 형성 방법에 관한 것이다.The present invention relates to a method of forming a transistor, and more particularly, to a method of forming a transistor including a spacer film made of an oxide and a nitride on the entire surface of the gate structure.
DRAM, SRAM, NVM을 포함하는 반도체 메모리 장치들은 하나의 셀(cell) 내에 하나 이상의 트랜지스터가 포함된다. 그리고, 상기 각 셀들에 포함되는 트랜지스터의 온/오프 특성에 의해 각 셀들을 동작시킨다. 때문에, 상기 반도체 장치들의 설계 시 상기 트랜지스터의 동작 특성은 매우 중요하게 다루어진다. 그런데, 상기 반도체 장치들이 고집적화되면서, 상기 트랜지스터의 게이트 전극의 길이(length) 및 상기 게이트 전극간의 간격이 매우 축소되고 있다. 따라서, 트랜지스터를 형성하는 공정은 상기 게이트 길이 및 간격의 축소에 따른 공정 불량을 최소화하면서, 트랜지스터의 동작 특성을 확보하는 방향으로 발전되고 있다. Semiconductor memory devices including DRAM, SRAM, and NVM include one or more transistors in one cell. Each cell is operated by an on / off characteristic of a transistor included in each cell. Therefore, the operating characteristics of the transistor are very important in the design of the semiconductor devices. However, as the semiconductor devices are highly integrated, the length of the gate electrode of the transistor and the distance between the gate electrodes are greatly reduced. Therefore, the process of forming the transistor has been developed in a direction to secure the operating characteristics of the transistor while minimizing the process failure caused by the reduction in the gate length and spacing.
일반적인 트랜지스터는 게이트 구조물, 스페이서 및 콘택 영역을 포함하는 구조를 갖는다. 상기 게이트 구조물 및 스페이서의 제조 방법을 구체적으로 설명하면, 반도체 기판 상에 산화물로 이루어진 게이트 절연막과, 폴리실리콘(Poly-Si)막, 텅스텐 실리사이드(WSix) 및 텅스텐(W)을 갖는 도전막으로 되는 게이트 전극 및 질화물(SiN)로 이루어진 게이트 전극 패턴(pattern)용의 마스크 패턴을 순차적으로 형성한다. 이어서, 상기 마스크 패턴에 노출된 도전막 및 게이트 절연막을 순차적으로 식각하여, 게이트 절연막 패턴, 폴리실리콘막 패턴, 도전성 패턴 및 마스크 패턴으로 이루어지는 게이트 구조물을 형성한다. Typical transistors have a structure comprising a gate structure, a spacer and a contact region. A method of manufacturing the gate structure and the spacer will be described in detail. The gate insulating film made of an oxide on the semiconductor substrate, and a conductive film having a poly-Si film, tungsten silicide WSix, and tungsten W are formed. The mask pattern for the gate electrode pattern which consists of a gate electrode and nitride (SiN) is formed sequentially. Subsequently, the conductive film and the gate insulating film exposed to the mask pattern are sequentially etched to form a gate structure including a gate insulating film pattern, a polysilicon film pattern, a conductive pattern, and a mask pattern.
이어서, 상기 게이트 구조물을 형성하기 위한 식각 공정 시에 발생되는 표면 손상(damage)을 큐어링(curing)하기 위한 재산화 공정을 수행하여 라이너막을 형성한다. 상기 라이너막이 형성된 게이트 구조물의 표면 및 게이트 구조물들 사이에 노출되어 있는 기판 표면에 감압 화학기상증착(LP-CVD; Low Pressure-Chemical Vapor Deposition)방식에 의해 질화물(SiN)로 이루어진 스페이서막을 형성한다.Subsequently, a reoxidation process is performed to cure surface damage generated during an etching process for forming the gate structure, thereby forming a liner layer. A spacer film made of nitride (SiN) is formed on the surface of the gate structure on which the liner layer is formed and on the surface of the substrate exposed between the gate structures by a low pressure-chemical vapor deposition (LP-CVD) method.
이어서, 상기 스페이서막에 전면식각 공정을 수행하여 게이트 구조물의 측벽에 스페이서를 형성한다. 상기 게이트 구조물의 패턴과 상기 스페이서를 마스크로 하여 불순물을 이온 주입한다. 그 결과, 반도체 기판의 표면에는 소오스/드레인 영역이 형성된다. 상기 스페이서는 상기 도전성 패턴과 상기 주입한 불순물과의 접촉을 완전히 막아준다. Subsequently, the spacer layer is formed on the sidewall of the gate structure by performing an entire surface etching process on the spacer layer. An impurity is ion implanted using the pattern of the gate structure and the spacer as a mask. As a result, source / drain regions are formed on the surface of the semiconductor substrate. The spacer completely prevents contact between the conductive pattern and the injected impurities.
그 다음에, 상기 스페이서를 포함하는 게이트 구조물들을 매몰하도록 층간 절연막을 형성한다. Then, an interlayer insulating film is formed to bury the gate structures including the spacers.
그러나, 상기와 같이 종래기술에 따른 MOS 트랜지스터의 형성 방법에서는, 상기 게이트 구조물 상에 상기 라이너막의 형성 이후에 상기 스페이서막을 증착할 때 상기 게이트 구조물의 도전성 패턴의 측벽에서 그 외의 측벽보다 막이 얇게 형성되어 그 부분이 안쪽으로 움푹 들어간 불균등한 측벽 프로파일을 갖는 문제점이 있었다. 이는 금속을 갖는 도전성 패턴이 그 외의 패턴보다 상대적으로 조밀한 결합구조를 이루므로 막이 더 얇게 형성되는 것이다. 따라서 상기 스페이서막의 성장률이 상기 측벽을 이루는 패턴들 상에서 균일하여 수직한 측벽 프로파일을 형성할 수 있도록 만드는 방안이 필요하다.However, in the method of forming a MOS transistor according to the prior art as described above, when the spacer film is deposited after the formation of the liner film on the gate structure, a film is formed thinner than other sidewalls on the sidewalls of the conductive pattern of the gate structure. There was a problem that the part had an uneven sidewall profile recessed inward. This is because the conductive pattern having a metal forms a relatively dense bonding structure than the other patterns, so that the film is formed thinner. Accordingly, there is a need for a method of forming a sidewall profile in which the growth rate of the spacer layer is uniform and vertical on the patterns forming the sidewalls.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 상기 게이트 구조물의 측벽에서 우수한 프로파일을 갖는 스페이서를 포함하는 트랜지스터의 형성 방법 을 제공하는데 있다. An object of the present invention for solving the above problems is to provide a method of forming a transistor comprising a spacer having an excellent profile in the side wall of the gate structure.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 트랜지스터의 형성 방법에 있어서, 반도체 기판 상에 금속을 갖는 도전성 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물의 상면과 측면 및 반도체 기판 표면에 산화물로 이루어지는 라이너막을 형성한다. 상기 라이너막의 표면을 플라즈마 질화처리함으로써 상기 라이너막의 표면을 질화물을 포함하는 차단막으로 형성한다. 상기 차단막이 형성된 게이트 구조물의 상면, 측면 및 반도체 기판의 표면 상에 실질적으로 균일한 두께를 갖는 스페이서막을 형성한다. In the method of forming a transistor according to an embodiment of the present invention for achieving the above object, a gate structure including a conductive pattern having a metal is formed on a semiconductor substrate. A liner layer formed of an oxide is formed on the top and side surfaces of the gate structure and the semiconductor substrate surface. Plasma nitridation is performed on the surface of the liner film to form the surface of the liner film as a blocking film including nitride. A spacer film having a substantially uniform thickness is formed on an upper surface, a side surface of the gate structure on which the blocking film is formed, and a surface of the semiconductor substrate.
일 예로, 상기 스페이서막에 전면식각 공정을 수행하여 상기 차단막이 형성된 게이트 구조물의 측면에 존재하는 스페이서를 형성한다. 또한, 일 예로 상기 라이너막은 800 내지 900℃의 온도에서 160 내지 180초간 열 산화 공정을 수행하여 형성하고, 상기 차단막은 700 내지 900℃의 온도 범위 및 7Pa 내지 9Pa의 압력 범위의 조건 하에서 형성한다.For example, the spacer layer may be formed on the side of the gate structure on which the blocking layer is formed by performing an entire surface etching process on the spacer layer. In addition, as an example, the liner film is formed by performing a thermal oxidation process for 160 to 180 seconds at a temperature of 800 to 900 ℃, the barrier film is formed under the conditions of the temperature range of 700 to 900 ℃ and the pressure range of 7Pa to 9Pa.
상기 공정에 의해 형성되는 게이트 전극의 측면은 돌출되는 부위 없이 양호한 프로파일을 갖는다. 때문에, 상기 게이트 전극을 매몰하는 층간 절연막을 형성하는 공정에서 상기 층간 절연막 내에 발생하는 보이드를 감소시킬 수 있다.The side surface of the gate electrode formed by the above process has a good profile without protruding portions. Therefore, in the process of forming the interlayer insulating film for embedding the gate electrode, voids generated in the interlayer insulating film can be reduced.
이하, 본 발명에 따른 바람직한 실시예들에 따른 트랜지스터의 형성 방법을 첨부된 도면을 참조하여 상세히 설명하고자 한다. Hereinafter, a method of forming a transistor according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도면에 있어서, 반도체 기판, 층(막), 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 반도체 기판, 각 층(막), 영역 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패턴 또는 구조물들이 직접 반도체 기판, 각 층(막), 영역 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수도 있다.In the accompanying drawings, the dimensions of semiconductor substrates, layers (films), patterns, or structures are shown to be larger than actual for clarity of the invention. In the present invention, when each layer (film), region, pattern, or structure is referred to as being formed "on", "top" or "bottom" of a semiconductor substrate, each layer (film), region or patterns. Means that each layer (film), region, pattern or structure is directly formed on or below the semiconductor substrate, each layer (film), region or patterns, or is a different layer (film), another region, another pattern or Other structures may additionally be formed on the substrate.
도 1 내지 도 5는 본 발명의 바람직한 일 실시예에 따른 트랜지스터의 형성 방법을 나타내는 단면도들이다.1 to 5 are cross-sectional views illustrating a method of forming a transistor according to an exemplary embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100)의 상부에 액티브 영역의 레이아웃을 정의하는 필드 영역인 소자분리용 트렌치(111)를 마련하고, 소자분리용 트렌치(111) 내에 절연물을 매몰하여 소자 분리막(112)을 형성한다. 특히, 상기 소자 분리막(112)은 STI(Shallow Trench Isolation) 공정을 수행하여 형성하는 것이 바람직하고, 상기 반도체 기판(100)은 실리콘 기판인 것이 바람직하다. 이어서, n형 불순물이 도핑된 반도체 기판(100)에 p형 불순물이 도핑된 p-웰(well)(101)을 형성한다. 또는 p형 불순물이 도핑된 반도체 기판(100)에 n형 불순물이 도핑된 n-웰(도시안됨)이 형성될 수 있다.Referring to FIG. 1, an
이어서, 상기 소자 분리막(112)이 형성된 반도체 기판(100) 상에 산화물로 이루어진 게이트 절연막 패턴(102), 폴리실리콘막 패턴(104), 도전성 패턴(106) 및 질화물로 이루어진 마스크 패턴(108)이 적층되어 있는 게이트 구조물(110)을 형성 한다. Subsequently, a gate
구체적으로, 상기 반도체 기판(100) 상에 30 내지 200Å의 얇은 두께의 게이트 절연막(도시안됨)을 형성한다. 일 예로, 상기 게이트 절연막은 상기 반도체 기판(100)을 급속 열산화(rapid thermal oxidation) 또는 플라즈마 산화(plasma oxidation) 공정을 수행하여 형성할 수 있다.Specifically, a gate insulating film (not shown) having a thin thickness of 30 to 200 Å is formed on the
상기 게이트 절연막 상에 폴리실리콘막(도시안됨)을 형성한다. 일 예로, 상기 폴리실리콘막이 n형 트랜지스터의 게이트 전극으로 사용될 경우 폴리실리콘막에는 n형 불순물을 포함한다. 다른 예로, 상기 폴리실리콘막이 p형 트랜지스터의 게이트 전극으로 사용될 경우 폴리실리콘막에는 p형 불순물을 포함한다. A polysilicon film (not shown) is formed on the gate insulating film. For example, when the polysilicon film is used as a gate electrode of an n-type transistor, the polysilicon film includes n-type impurities. As another example, when the polysilicon film is used as a gate electrode of a p-type transistor, the polysilicon film includes p-type impurities.
이어서, 상기 폴리실리콘막 상에 금속을 포함하는 도전막(도시안됨)을 형성한다. 여기서 상기 금속은 텅스텐 실리사이드(WSix), 텅스텐(W), 또는 이들을 포함할 수 있다.Subsequently, a conductive film (not shown) containing a metal is formed on the polysilicon film. Here, the metal may include tungsten silicide (WSix), tungsten (W), or these.
상기 도전막 상에 실리콘 질화물(SiN)을 포함하는 마스크 패턴(108)을 형성한다. 상기 마스크 패턴(108)은 상기 도전막 상에 질화막을 형성한 후 상기 게이트 전극의 형성영역을 정의하는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴에 노출된 상기 질화막을 식각함으로서 마스크 패턴(108)이 완성된다. 이후, 포토레지스트 패턴을 에싱 및 세정 공정을 수행하여 제거한다.A
상기 마스크 패턴(108)에 노출된 도전막, 폴리실리콘막 및 게이트 절연막을 순차적으로 식각한다. 그 결과 게이트 절연막 패턴(102), 폴리실리콘막 패턴(104), 도전성 패턴(106) 및 마스크 패턴(108)이 순차적으로 적층된 구조를 갖는 게이트 구조물(110)이 형성된다.The conductive film, the polysilicon film, and the gate insulating film exposed to the
도 2를 참조하면, 상기 게이트 구조물(110)의 상면과 측면 및 반도체 기판(100) 표면에 산화물로 이루어지는 라이너막(114)을 형성한다.Referring to FIG. 2, a
이를 구체적으로 설명하면, 상기 게이트 구조물(110)이 형성된 반도체 기판(100)을 열산화 공정을 수행하여 게이트 구조물(110)의 상면과 측면 및 반도체 기판(100) 표면에 산화물로 이루어진 라이너막(114)을 형성한다. 상기 열산화 공정은 산소 가스 및 불활성 가스가 제공되는 분위기에서 상기 게이트 구조물(110)이 형성되어 있는 반도체 기판(100)을 800 내지 900℃의 온도에서 160 내지 180초간 수행하는 것이 바람직하다.In detail, the
또한, 상기 열산화 공정에 적용되는 불활성 가스의 예로는 질소, 아르곤, 핼륨 등을 들 수 있다. 상기 불활성 가스는 열산화 공정 시 반도체 기판(100) 및 게이트 구조물(110) 표면에 자연 산화막이 형성되는 것을 최소화하고, 상기 도전성 패턴(106)이 자연 산화막의 형성에 의해 더 두껍게 형성되는 것을 방지한다.In addition, examples of the inert gas applied to the thermal oxidation process include nitrogen, argon, helium and the like. The inert gas minimizes the formation of the native oxide film on the surface of the
특히, 상기 라이너막(114)은 상기 폴리실리콘막 패턴(104) 및 도전성 패턴(106)의 측면 상에 상기 라이너막(114)의 성장률이 실질적으로 균일한 두께를 갖도록 형성한다. 상기 라이너막(114)은 후속의 질화물로 이루어진 스페이서막(118, 도 4) 형성 시 초래되는 스트레스를 방지하는 역할을 한다.In particular, the
도 3을 참조하면, 상기 라이너막(114)의 표면을 플라즈마 질화처리함으로써 상기 라이너막(114)의 표면을 질화물을 포함하는 차단막(116)으로 형성한다. Referring to FIG. 3, the surface of the
이를 구체적으로 설명하면, 상기 열산화 공정이 수행된 게이트 구조물(110) 의 상면, 측면 및 반도체 기판(100)의 표면을 N2 가스를 질화처리 한다. 상기 질화처리는 디커플드 플라즈마질화법 또는 리모트 플라즈마질화법을 적용하여 수행하는 것이 바람직하다. 상기 차단막(116)을 형성하는 공정은 상기 퍼니스 내부가 700 내지 900℃의 온도 범위 및 7Pa 내지 9Pa의 압력 범위를 갖는 조건 하에서 이루어지며, 60 내지 120초, 바람직하게는 90초 동안 진행한다. 상기 차단막(116)은 10 내지 30Å의 두께, 바람직하게는 25Å 정도로 형성한다.Specifically, the N 2 gas is nitrided on the upper surface, the side surface of the
상기 플라즈마 질화처리 공정으로 형성된 차단막(116)은 후속 공정에서 형성되는 스페이서막(118, 도 4)이 상기 게이트 구조물에서 실질적으로 균일한 두께를 갖도록 형성되도록 한다. 즉, 게이트 구조물에서 측면의 프로파일이 수직한 스페이서(122, 도 5)를 형성하도록 하는데 기여한다.The blocking
도 4를 참조하면, 상기 차단막(116)이 형성된 게이트 구조물의 상면, 측면 및 반도체 기판(100)의 표면 상에 실질적으로 균일한 두께를 갖는 스페이서막(118)을 형성한다.Referring to FIG. 4, a
이를 구체적으로 설명하면, 상기 게이트 구조물(110)이 형성되어 있는 반도체 기판(100) 상에 감압 화학기상증착 방법을 이용하여 질화물(SiN)로 이루어진 상기 스페이서막(118)을 형성한다. 상기 질화물(SiN)로 이루어진 상기 스페이서막(118)은 후속의 이온 주입과 고온 열처리 공정 시에 상기 금속을 갖는 도전막 패턴(106)과 상기 주입 이온이나 산화종 분자와의 접촉을 끊어주어 산화를 방지하는 역할을 한다. Specifically, the
이와 같이, 상기 플라즈마 질화처리를 통해 형성된 차단막(116) 상에 스페이서막(118)을 형성시킴으로써, 상기 게이트 구조물(110)의 금속을 포함하는 도전성 패턴(106)의 측면에 형성되는 스페이서막(118)의 성장률이 폴리실리콘이나 질화물로 구성된 패턴에서와 유사하여 돌출되는 부분이 없는 양호한 측벽 프로파일을 갖출 수 있다.As such, the
도 5를 참조하면, 상기 스페이서막(118)에 이방성의 전면식각 공정을 수행하여 상기 차단막(116)이 형성된 게이트 구조물(110)의 측면에 스페이서(122)를 형성한다.Referring to FIG. 5, the
이어서, 상기 스페이서(122)가 형성된 게이트 구조물(110)을 마스크로 하여, 반도체 기판(100)의 표면 아래로 n형 또는 p형의 불순물을 이온주입하여 반도체의 콘택 영역을 형성한다. 그 뒤에 열처리(RTA; Rapid Thermal Anneal)공정을 통해 상기 불순물의 활성화로 트랜지스터의 소오스/드레인 영역(120)이 형성된다.Subsequently, n-type or p-type impurities are ion-implanted under the surface of the
이어서, 상기 결과물이 형성된 반도체 기판(100)을 덮는 층간 절연막(124)을 형성한다. Next, an
도면에 도시하지 않았지만, 상기 층간 절연막(124)의 소정 부위를 식각하여 상기 스페이서(122)에 의해 자기 정렬되고, 상기 소오스/드레인 영역을 노출시키는 콘택홀(contact hole)을 형성할 수 있다. Although not shown in the drawings, a predetermined portion of the interlayer insulating
상술한 바와 같은 본 발명에 의하면, 게이트 구조물의 측벽에 스페이서막의 형성 이전에 질화물로 이루어진 차단막을 우선 형성시킴으로써, 후속의 상기 스페 이서막이 균일한 성장속도로 형성할 수 있어서 전체적으로 양호한 측벽 프로파일을 갖는 게이트 구조물을 형성할 수 있다.According to the present invention as described above, by first forming a blocking film made of nitride on the sidewall of the gate structure prior to the formation of the spacer film, the subsequent spacer film can be formed at a uniform growth rate so that the gate having a good sidewall profile as a whole The structure may be formed.
이로 인해, 반도체 제조 공정을 수행하는 중에 게이트 구조물의 측면 프로파일이 불균일할 경우, 후속의 층간 절연막의 증착 공정에서 유발되는 매립 불량 같은 공정 불량을 감소시킬 수 있다. As a result, when the side profile of the gate structure is non-uniform during the semiconductor fabrication process, process defects such as buried defects caused in the subsequent deposition process of the interlayer insulating layer can be reduced.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050077921A KR20070023384A (en) | 2005-08-24 | 2005-08-24 | Method for forming a transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050077921A KR20070023384A (en) | 2005-08-24 | 2005-08-24 | Method for forming a transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070023384A true KR20070023384A (en) | 2007-02-28 |
Family
ID=43654744
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|---|---|---|---|
| KR1020050077921A KR20070023384A (en) | 2005-08-24 | 2005-08-24 | Method for forming a transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070023384A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831684B1 (en) * | 2007-04-06 | 2008-05-22 | 주식회사 하이닉스반도체 | Method for forming gate spacer of semiconductor device |
-
2005
- 2005-08-24 KR KR1020050077921A patent/KR20070023384A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831684B1 (en) * | 2007-04-06 | 2008-05-22 | 주식회사 하이닉스반도체 | Method for forming gate spacer of semiconductor device |
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Legal Events
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |