KR100425989B1 - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 제공한다. 본 발명은 게이트 전극들의 패턴들이 형성된 반도체 기판 상에 다결정 실리콘층을 적층시키고 이를 플라즈마 방식이나 열산화 방식에 의해 산화시킴으로써 스페이서를 위한 산화막으로 변형시킨 후 다결정 실리콘층을 다시 적층시키고 이를 플라즈마 방식이나 열질화 방식에 의해 질화시킴으로써 스페이서를 위한 질화막으로 변형시킨다. 따라서, 본 발명은 스페이서를 위한 산화막과 질화막을 종래에 비하여 훨씬 낮은 온도에서 형성시키므로 열적 부담(Thermal Budget)을 저감시킬 수가 있다. 또한, 엘디디(LDD: Lightly Doped Drain) 구조를 갖는 반도체 소자의 특성 변화를 일으키지 않으면서도 스페이서의 저변부 두께를 줄일 수 있고 나아가 LDD의 수평 길이도 줄일 수가 있다. 즉, LDD의 수평 길이를 줄이기 위한 스페이서 주변부 두께 감소가 가능해지며 이는 반도체 소자의 고집적화를 가능하게 한다.The present invention provides a method for manufacturing a semiconductor device. According to the present invention, a polycrystalline silicon layer is stacked on a semiconductor substrate on which patterns of gate electrodes are formed, and the polycrystalline silicon layer is transformed into an oxide film for a spacer by oxidizing the same by a plasma method or a thermal oxidation method. By nitriding by the nitriding method, it is transformed into a nitride film for the spacer. Therefore, the present invention forms an oxide film and a nitride film for the spacer at a much lower temperature than the prior art, thereby reducing the thermal budget. In addition, the thickness of the bottom portion of the spacer can be reduced and the horizontal length of the LDD can be reduced without causing the characteristic change of the semiconductor device having the lightly doped drain (LDD) structure. That is, the thickness of the spacer periphery can be reduced to reduce the horizontal length of the LDD, which enables high integration of semiconductor devices.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 고집적화를 위해 스페이서의 저변부 형성 공정 온도를 낮춤으로써 LDD(Lightly Doped Drain)의 길이를 줄일 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of reducing the length of a lightly doped drain (LDD) by lowering a process temperature of forming a bottom portion of a spacer for high integration of a semiconductor device. It is about.
일반적으로, 반도체 소자의 고집적화에 맞추어 반도체 소자의 사이즈가 축소된다. 하지만, 반도체 소자의 배선 물질을 전혀 대체하지 않은 채 반도체 소자의 사이즈만이 축소되면 반도체 소자의 배선 저항이 증가한다. 다결정 실리콘의 게이트와 소스/드레인(S/D) 사이의 계면에서의 높은 면 저항(Sheet Resistance) 문제를 해결하기 위해 여러 가지 방안들이 개발되어 왔다. 이러한 방안들중의 하나가 자기정합 실리사이드(Self-Aligned Silicide: Salicide)(이하, 살리사이드 라고 칭함) 공정인데, 이는 다결정 실리콘 게이트와 소스/드레인(S/D)의 면 저항을 저감시키기 위해 다결정 실리콘 게이트와 소스/드레인(S/D)의 표면 상에 실리사이드층를 형성시키는 공정이다.In general, the size of the semiconductor element is reduced in accordance with the high integration of the semiconductor element. However, if only the size of the semiconductor element is reduced without replacing the wiring material of the semiconductor element, the wiring resistance of the semiconductor element increases. Various approaches have been developed to solve the problem of high sheet resistance at the interface between the gate and the source / drain (S / D) of polycrystalline silicon. One of these approaches is a Self-Aligned Silicide (Salicide) process, which is called polycrystalline to reduce the surface resistance of polycrystalline silicon gates and sources / drains (S / D). It is a process of forming a silicide layer on the surface of a silicon gate and a source / drain (S / D).
살리사이드 공정을 이용한 종래의 반도체 소자의 제조 방법을 도 1 내지 도 5를 참조하여 설명하면, 도 1에 도시된 바와 같이, 먼저, 제 1 도전형, 예를 들어 p형 반도체 기판(10)의 액티브 영역간의 전기적 절연을 위해 반도체 기판(10)의 필드 영역에 아이솔레이션층(11)을 형성시킨다. 이때, 아이솔레이션층(11)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성될 수 있고, 그 이외의 통상적인 아이솔레이션 공정, 예를 들어 로코스(LOCOS: Local Oxidation Of Silicon) 공정 등에 의해 형성되는 것도 가능하다. 이후, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(13)을 적층시키고 나서 저압 화학기상증착 공정을 이용하여 게이트 산화막(13) 상에 게이트 전극들(15)을 위한 도전층, 예를 들어 다결정 실리콘층 또는 도핑된 다결정 실리콘층을 적층시킨다. 그런 다음, 사진식각 공정을 이용하여 게이트 전극들(15)을 위한 정해진 위치에 게이트 전극들(15)의 패턴을 각각 형성시킨다. 이때, 게이트 전극들(15)의 패턴 외측의 액티브 영역 상에는 게이트 산화막(13)이 잔존하지 않도록 하는 것이 바람직하다.A method of manufacturing a conventional semiconductor device using a salicide process will be described with reference to FIGS. 1 to 5, as shown in FIG. 1. An isolation layer 11 is formed in the field region of the semiconductor substrate 10 to electrically insulate between the active regions. In this case, the isolation layer 11 may be formed by a shallow trench isolation (STI) process, and other conventional isolation processes, for example, a LOCOS (Local Oxidation Of Silicon) process, or the like. It is also possible to form by. Thereafter, a gate insulating film, for example, a gate oxide film 13 is laminated on the active region of the semiconductor substrate 10 using a thermal oxidation process or a low pressure chemical vapor deposition process, and then a gate oxide film ( 13, a conductive layer for the gate electrodes 15, for example, a polycrystalline silicon layer or a doped polycrystalline silicon layer, is laminated. Then, patterns of the gate electrodes 15 are respectively formed at predetermined positions for the gate electrodes 15 using a photolithography process. In this case, it is preferable that the gate oxide layer 13 does not remain on the active region outside the pattern of the gate electrodes 15.
도 2에 도시된 바와 같이, 이후, 엘디디(Lightly Doped Drain: LDD) 구조를 위한 저농도 드레인 영역을 형성하기 위해 게이트 전극들(15)의 양측 액티브 영역에 제 2 도전형의 불순물, 예를 들어 n형의 불순물인 인(p)과 같은 불순물을 저농도(n_)로 이온주입시킨다. 도 3에 도시된 바와 같이, 계속하여, 도 4의 스페이서(20)를 위한 절연막을 반도체 기판(10) 상에 적층시킨다. 즉, 저압 테오스(TEOS: Tetra Ethyl Ortho Silicate) 화학 기상 증착 공정을 이용하여 게이트 전극들(15)을 포함한 반도체 기판(10) 의 표면 상에 절연막, 예를 들어 산화막(21)을 적층시킨 다음 저압 화학 기상 증착 공정을 이용하여 산화막(21) 상에 질화막(23)을 적층시킨다. 도 4에 도시된 바와 같이, 계속하여, 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각 공정을 이용하여 질화막(23)을 식각시킨다. 이때, 게이트 전극들(15)과 소스/드레인(S/D) 상의 산화막(21)도 함께 식각시킨다. 따라서, 게이트 전극들(15)의 측벽에 스페이서(20)가 형성된다.As shown in FIG. 2, a second conductivity type impurity, for example, is formed in both active regions of the gate electrodes 15 to form a low concentration drain region for the lightly doped drain (LDD) structure. Impurities such as phosphorus (p), which is an n-type impurity, are ion implanted at a low concentration (n _ ). As shown in FIG. 3, an insulating film for the spacer 20 of FIG. 4 is subsequently stacked on the semiconductor substrate 10. That is, an insulating film, for example, an oxide film 21 is deposited on the surface of the semiconductor substrate 10 including the gate electrodes 15 by using a Tetra Ethyl Ortho Silicate (TEOS) chemical vapor deposition process. The nitride film 23 is deposited on the oxide film 21 using a low pressure chemical vapor deposition process. As shown in FIG. 4, the nitride film 23 is subsequently etched using a dry etching process having anisotropic etching characteristics, for example, a reactive ion etching process. At this time, the oxide layers 21 on the gate electrodes 15 and the source / drain S / D are also etched. Thus, spacers 20 are formed on the sidewalls of the gate electrodes 15.
도 5에 도시된 바와 같이, 게이트 전극들(15)과 스페이서(20)의 양측 액티브 영역에 소스/드레인(S/D)을 위한 인과 같은 불순물을 고농도(n+)로 이온주입시킨 후 열처리 공정을 이용하여 LDD 및 소스/드레인(S/D)의 이온주입된 불순물을 활성화시킨다. 따라서, 게이트 전극들(15)을 사이에 두고 LDD 구조를 갖는 소스/드레인(S/D)이 형성된다. 이어, 통상적인 살리사이드 공정을 이용함으로써 게이트 전극들(15)과 소스/드레인(S/D)의 표면에만 실리사이드층(30)이 형성된다.As shown in FIG. 5, impurities such as phosphorus for source / drain (S / D) are implanted at high concentration (n +) into both active regions of the gate electrodes 15 and the spacer 20, and then a heat treatment process is performed. To activate the implanted impurities of LDD and source / drain (S / D). Thus, a source / drain S / D having an LDD structure is formed with the gate electrodes 15 interposed therebetween. Subsequently, the silicide layer 30 is formed only on the surfaces of the gate electrodes 15 and the source / drain S / D by using a conventional salicide process.
그런데, 종래에는 스페이서(20)를 위한 산화막(21)과 질화막(23)의 적층이800-1000℃와 같은 고온의 퍼니스(Furnace) 내에서 장시간에 걸쳐 저압 화학 기상 증착 공정에 의해 이루어진다. 이로써, 종래의 제조 공정에 대한 열적 부담(Thermal Budget)이 심화된다. 또한, LDD를 위해 미리 이온주입되었던 불순물들이 상당히 수평 확산되기 쉬우므로 최종 형성된 LDD가 설계 당시에 목표로 하였던 값보다 훨씬 길게 형성되기 쉬운데, 이는 트랜지스터의 소자 특성을 설계 당시에 목표로 하였던 값으로부터 상당히 많은 변화를 가져온다. 이를 방지하기 위해서는 스페이서(20)의 저변부 두께(W1)를 일정 값 이상으로 확보하지 않으면 안된다. 따라서, 스페이서(20)의 두께(W1)를 확대시키면, 스페이서(20)의 두께(W1)에 대응하는 LDD의 길이도 연장된다.However, conventionally, the oxide film 21 and the nitride film 23 for the spacer 20 are laminated by a low pressure chemical vapor deposition process for a long time in a high temperature furnace such as 800-1000 ° C. This intensifies the thermal budget for the conventional manufacturing process. In addition, impurities that have been pre-implanted for LDD are more likely to be horizontally diffused, so that the final formed LDD tends to be formed much longer than what was intended at the time of design. Bring it. In order to prevent this, the thickness W1 of the bottom portion of the spacer 20 must be secured to a predetermined value or more. Therefore, when the thickness W1 of the spacer 20 is enlarged, the length of the LDD corresponding to the thickness W1 of the spacer 20 also extends.
그러나, 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 소자의 고밀도화 추세에 따라 반도체 소자의 게이트 전극의 간격이 좁아지고 아울러 스페이서의 두께도 얇아지는 것이 필수적이지만, 종래의 방법으로는 스페이서 형성시 고온 공정으로 인해 LDD 길이를 줄이는데 한계가 있어서 고집적화에 필요한 스페이서의 두께를 줄이는데 한계가 있다However, according to the trend of higher density of semiconductor devices such as dynamic random access memory (DRAM), it is essential that the gap between the gate electrodes of the semiconductor devices is narrow and the thickness of the spacers is thin. Due to the process, there is a limit to reducing the length of the LDD, so there is a limit to reducing the thickness of the spacer for high integration
따라서, 본 발명의 목적은 스페이서의 저변부 형성 온도를 낮추어 LDD의 길이를 축소시킬 수 있게 함으로써 설계 때부터 LDD 길이를 축소가 가능하도록 하여 반도체 소자의 고집적화를 이루도록 한 반도체 소자의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which allows the LDD length to be reduced from the design time by lowering the formation temperature of the spacer to reduce the LDD length, thereby achieving high integration of the semiconductor device. have.
도 1 내지 도 5는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.1 to 5 are cross-sectional process diagrams showing a method for manufacturing a semiconductor device according to the prior art.
도 6 내지 도 12는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.6 to 12 are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키고 상기 게이트 절연막 상에 게이트 전극들의 패턴을 형성시키는 단계; 상기 액티브 영역에 엘디디를 위한 불순물을 이온주입시키는 단계; 상기 게이트 전극들을 포함한 상기 반도체 기판 상에 제 1 다결정 실리콘층을 적층시킨 후 상기 제 1 다결정 실리콘층을 산화막으로 변형시키는 단계; 상기 산화막 상에 제 2 다결정 실리콘층을 적층시킨 후 상기 제 2 다결정 실리콘층을 질화막으로 변형시키는 단계; 및 이방성 식각 특성을 갖는 건식 식각 공정을 이용하여 상기 질화막과 상기 산화막을 식각시킴으로써 상기 질화막과 산화막의 스페이서를 상기 게이트 전극들의 측벽에 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming a gate insulating film on an active region of the semiconductor substrate and forming a pattern of gate electrodes on the gate insulating film; Implanting impurities for an LED in the active region; Stacking a first polycrystalline silicon layer on the semiconductor substrate including the gate electrodes and deforming the first polycrystalline silicon layer to an oxide film; Stacking a second polycrystalline silicon layer on the oxide film and deforming the second polycrystalline silicon layer to a nitride film; And forming spacers of the nitride film and the oxide film on sidewalls of the gate electrodes by etching the nitride film and the oxide film using a dry etching process having anisotropic etching characteristics.
바람직하게는, 상기 제 1 다결정 실리콘층을 N2O 또는 O2플라즈마 방식에 의해 상기 산화막으로 변형시킬 수가 있다. 또한, 상기 제 1 다결정 실리콘층을 N2O 또는 O2가스 분위기에서 열산화 방식에 의해 상기 산화막으로 변형시킬 수도 있다.Preferably, the first polycrystalline silicon layer can be transformed into the oxide film by an N 2 O or O 2 plasma method. In addition, the first polycrystalline silicon layer may be transformed into the oxide film by thermal oxidation in an N 2 O or O 2 gas atmosphere.
바람직하게는, 상기 제 2 다결정 실리콘층을 NH3또는 N2플라즈마 방식에 의해 상기 질화막으로 변형시킬 수가 있다. 또한, 상기 제 2 다결정 실리콘층을 NH3또는 N2가스 분위기에서 열질화 방식에 의해 상기 질화막으로 변형시킬 수도 있다.Preferably, the second polycrystalline silicon layer can be transformed into the nitride film by NH 3 or N 2 plasma method. In addition, the second polycrystalline silicon layer may be transformed into the nitride film by a thermal nitriding method in an NH 3 or N 2 gas atmosphere.
바람직하게는, 상기 제 1 다결정 실리콘층을 500Å 이하의 두께로 적층시킬 수가 있다.Preferably, the first polycrystalline silicon layer can be laminated to a thickness of 500 kPa or less.
바람직하게는, 상기 제 2 다결정 실리콘층을 500Å 이하의 두께로 적층시킬수가 있다.Preferably, the second polycrystalline silicon layer can be laminated to a thickness of 500 kPa or less.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 6 내지 도 12는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.6 to 12 are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
도 6을 참조하면, 먼저, 제 1 도전형, 예를 들어 p형 반도체 기판(10)의 액티브 영역간의 전기적 절연을 위해 반도체 기판(10)의 필드 영역에 절연막의 아이솔레이션층(11)을 형성시킨다. 여기서, 아이솔레이션층(11)은 샐로우 트렌치 아이솔레이션 공정에 의해 형성될 수 있고, 그 이외의 통상적인 아이솔레이션 공정, 예를 들어 로코스(LOCOS) 공정 등에 의해 형성되는 것도 가능하다.Referring to FIG. 6, first, an isolation layer 11 of an insulating film is formed in a field region of a semiconductor substrate 10 for electrical insulation between active regions of a first conductive type, for example, a p-type semiconductor substrate 10. . Here, the isolation layer 11 may be formed by a shallow trench isolation process, and may be formed by other conventional isolation processes, for example, a LOCOS process.
이어서, 열산화 공정이나 저압 화학기상증착 공정을 이용하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(13)을 적층시키고 나서 저압 화학기상증착 공정을 이용하여 게이트 산화막(13) 상에 게이트 전극들(15)을 위한 도전층, 예를 들어 다결정 실리콘층 또는 도핑된 다결정 실리콘층을 1000∼5000Å의 두께로 적층시킨다. 그런 다음, 사진식각 공정을 이용하여 게이트 전극들(15)을 위한 정해진 위치에 게이트 전극들(15)의 패턴을 각각 형성시킨다. 이때, 게이트 전극들(15)의 패턴 양측의 액티브 영역 상에는 게이트 산화막(13)이 잔존하지 않도록 하는 것이 바람직하다.Subsequently, the gate insulating film, for example, the gate oxide film 13 is laminated on the active region of the semiconductor substrate 10 using a thermal oxidation process or a low pressure chemical vapor deposition process, and then a gate oxide film ( 13), a conductive layer for the gate electrodes 15, for example, a polycrystalline silicon layer or a doped polycrystalline silicon layer, is laminated to a thickness of 1000 to 5000 kPa. Then, patterns of the gate electrodes 15 are respectively formed at predetermined positions for the gate electrodes 15 using a photolithography process. In this case, it is preferable that the gate oxide layer 13 does not remain on the active regions on both sides of the pattern of the gate electrodes 15.
이후, LDD 구조를 위한 저농도 드레인 영역을 형성하기 위해 게이트전극들(15)의 양측 액티브 영역에 제 2 도전형의 불순물, 예를 들어 n형의 불순물인 인(p)과 같은 불순물을 저농도(n_)로 얕게 이온주입시킨다.Subsequently, impurities of a second conductivity type, for example, phosphorus (p), which is an n-type impurity, may be formed in both active regions of the gate electrodes 15 to form a low concentration drain region for the LDD structure. _ ) And shallow ion implantation.
도 7을 참조하면, 계속하여, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 결과의 구조 전체 상에 제 1 다결정 실리콘층(41)을 300Å 이하의 두께로 적층시킨다. 여기서, 제 1 다결정 실리콘층(41)은 후속의 플라즈마 처리 공정이나 열산화 공정에 의해 도 8의 산화막(51)으로 변형시켜주기 위한 것이다.Referring to FIG. 7, the first polycrystalline silicon layer 41 is subsequently deposited to a thickness of 300 kPa or less over the entire resulting structure, for example using a low pressure chemical vapor deposition process. Here, the first polycrystalline silicon layer 41 is intended to be transformed into the oxide film 51 of FIG. 8 by a subsequent plasma treatment process or thermal oxidation process.
도 8을 참조하면, 그런 다음, 예를 들어 N2O 또는 O2가스를 이용한 플라즈마 방식을 이용하여 도 7의 제 1 다결정 실리콘층(41)을 도 11의 스페이서(50)를 위한 산화막(51)으로 변형시킨다. 여기서, 산화막(51)은 도 3의 산화막(21)의 적층 온도인 800-1000℃보다 훨씬 낮은 400℃ 이하에서 다결정 실리콘을 N2O 또는 O2가스 플라즈마 방식으로 처리시킴으로써 형성될 수 있다. 한편, 제 1 다결정 실리콘층(41)을 N2O 또는 O2가스 분위기에서 열산화시킴으로써 산화막(51)으로 변형시키는 것도 가능하다.Referring to FIG. 8, the first polycrystalline silicon layer 41 of FIG. 7 is then oxide film 51 for the spacer 50 of FIG. 11, for example, by using a plasma method using N 2 O or O 2 gas. ) Here, the oxide film 51 may be formed by treating polycrystalline silicon in an N 2 O or O 2 gas plasma method at 400 ° C. or lower, which is much lower than 800-1000 ° C. which is the stacking temperature of the oxide film 21 of FIG. 3. On the other hand, by thermal oxidation of the first polysilicon layer 41 in the N 2 O or O 2 gas atmosphere, it is also possible to transform the oxide film 51.
도 9를 참조하면, 이어서, 예를 들어 저압 화학 기상 증착 공정을 이용하여 산화막(51) 상에 제 2 다결정 실리콘층(43)을 500Å 이하의 두께로 적층시킨다. 이때, 여기서, 제 2 다결정 실리콘층(43)은 후속의 플라즈마 처리 공정이나 열질화 공정에 의해 도 10의 질화막(53)으로 변형시켜주기 위한 것이다.9, a second polycrystalline silicon layer 43 is deposited on the oxide film 51 to a thickness of 500 kPa or less, for example, using a low pressure chemical vapor deposition process. At this time, the second polycrystalline silicon layer 43 is intended to be transformed into the nitride film 53 of FIG. 10 by a subsequent plasma treatment process or a thermal nitriding process.
도 10을 참조하면, 이어서, 예를 들어 NH3또는 N2가스를 이용한 플라즈마방식을 이용하여 도 9의 제 2 다결정 실리콘층(43)을 도 11의 스페이서(50)를 위한 질화막(53)으로 변형시킨다. 여기서, 질화막(53)은 도 3의 질화막(23)의 적층 온도인 80-1000℃보다 훨씬 낮은 400℃ 이하에서 다결정 실리콘을 NH3또는 N2가스 플라즈마 방식으로 처리시킴으로써 형성될 수 있다. 한편, 제 2 다결정 실리콘층(43)을 NH3또는 N2가스 분위기에서 열질화시킴으로써 질화막(53)으로 변형시키는 것도 가능하다.Referring to FIG. 10, the second polycrystalline silicon layer 43 of FIG. 9 is replaced with the nitride film 53 for the spacer 50 of FIG. 11, for example, using a plasma method using NH 3 or N 2 gas. Transform. Here, the nitride film 53 may be formed by treating polycrystalline silicon by NH 3 or N 2 gas plasma method at 400 ° C. or lower, which is much lower than 80-1000 ° C. which is the stacking temperature of the nitride film 23 of FIG. 3. On the other hand, it is also possible to deform the second polycrystalline silicon layer 43 into the nitride film 53 by thermal nitriding in an NH 3 or N 2 gas atmosphere.
도 11을 참조하면, 계속하여, 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각 공정을 이용하여 질화막(43)을 식각시킨다. 이때, 게이트 전극들(15)과 액티브 영역 상의 산화막(41)도 함께 식각시킨다. 따라서, 게이트 전극들(15)의 측벽에 스페이서(50)가 형성된다.Referring to FIG. 11, the nitride film 43 is subsequently etched using a dry etching process having anisotropic etching characteristics, for example, a reactive ion etching process. At this time, the gate electrodes 15 and the oxide layer 41 on the active region are also etched. Thus, spacers 50 are formed on the sidewalls of the gate electrodes 15.
따라서, 본 발명의 스페이서(50)가 도 4의 스페이서(20)에 비하여 훨씬 낮은 온도에서 형성되므로 본 발명의 반도체 소자의 제조 공정은 종래에 비하여 열적 부담을 훨씬 경감시킬 수 있다. 또한, 최종 완성된 반도체 소자의 특성을 당초 설계시 예상하였던 값으로부터 그다지 변화시키지 않도록 하는 것이 가능하다. 그러므로, 본 발명은 스페이서(50)의 저변부 두께(W2)를 도 5의 스페이서(20)의 두께(W1)보다 훨씬 축소시킬 수가 있고 나아가 LDD의 길이를 축소시킬 수가 있다.Therefore, since the spacer 50 of the present invention is formed at a much lower temperature than the spacer 20 of FIG. 4, the manufacturing process of the semiconductor device of the present invention can reduce the thermal burden much more than in the related art. In addition, it is possible to prevent the characteristics of the finished semiconductor device from being changed so much from those originally expected in the design. Therefore, the present invention can reduce the thickness W2 of the base portion of the spacer 50 even more than the thickness W1 of the spacer 20 of FIG. 5 and further reduce the length of the LDD.
도 12를 참조하면, 이후, 게이트 전극들(15)과 스페이서(50)의 양측 액티브 영역에 소스/드레인(S/D)을 위한 인과 같은 불순물을 고농도(n+)로 이온주입시킨 후 열처리 공정을 이용하여 LDD 및 소스/드레인(S/D)의 이온주입된 불순물을 활성화시킨다. 따라서, 게이트 전극들(15)을 사이에 두고 LDD 구조를 갖는 소스/드레인(S/D)이 형성된다. 이때, 스페이서(50)의 두께(W2)에 대응하는 LDD의 길이는 반도체 소자의 특성을 변화시키지 않는 범위에서 종래의 스페이서(20)의 두께(W1)에 대응하는 LDD의 길이보다 훨씬 짧게 형성시킬 수가 있다. 이는 반도체 소자의 고집적화를 가능하게 한다.Referring to FIG. 12, after the ion implantation of impurities such as phosphorus for the source / drain S / D in both active regions of the gate electrodes 15 and the spacer 50 at a high concentration (n +), a heat treatment process is performed. To activate the implanted impurities of LDD and source / drain (S / D). Thus, a source / drain S / D having an LDD structure is formed with the gate electrodes 15 interposed therebetween. At this time, the length of the LDD corresponding to the thickness W2 of the spacer 50 may be formed to be much shorter than the length of the LDD corresponding to the thickness W1 of the conventional spacer 20 in a range that does not change the characteristics of the semiconductor device. There is a number. This enables high integration of semiconductor devices.
이어, 통상적인 살리사이드 공정을 이용함으로써 게이트 전극들(15)과 소스/드레인(S/D)의 표면에만 실리사이드층(60)을 형성시킨다. 여기서, 실리사이드층(60)으로는 SiTix 층 또는 SiCOx 층이 사용될 수 있다. 또한, 실리사이드층(60)으로는 MoSi2, Pd2Si, PtSi2, TaSi2및 WSi2와 같은 물질이 사용 가능하다.Subsequently, the silicide layer 60 is formed only on the surfaces of the gate electrodes 15 and the source / drain S / D by using a conventional salicide process. Here, a SiTix layer or a SiCOx layer may be used as the silicide layer 60. In addition, as the silicide layer 60, materials such as MoSi 2 , Pd 2 Si, PtSi 2 , TaSi 2, and WSi 2 may be used.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 게이트 전극들의 패턴들이 형성된 반도체 기판 상에 다결정 실리콘층을 적층시키고 이를 저압 화학 기상 증착 공정에 비하여 훨씬 낮은 온도에서 플라즈마 방식이나 열산화 방식에 의해 산화시킴으로써 스페이서를 위한 산화막으로 변형시킨 후 다결정 실리콘층을 다시 적층시키고 이를 플라즈마 방식이나 열질화 방식에 의해 질화시킴으로써 스페이서를 위한 질화막으로 변형시킨다. 따라서, 본 발명은 스페이서를 위한 산화막과 질화막을 종래에 비하여 훨씬 낮은 온도에서 형성시키므로 열적 부담(Thermal Budget)을 저감시킬 수가 있다. 또한, 짧은 LDD 구조를 갖는 반도체 소자의 특성 변화를 일으키지 않으면서도 스페이서의 저변부 두께를 줄일 수있다. 즉 LDD의 수평 길이도 설계 때부터 줄일 수가 있다. 이는 반도체 소자의 고집적화를 가능하게 한다.As described in detail above, the method of manufacturing a semiconductor device according to the present invention stacks a polycrystalline silicon layer on a semiconductor substrate on which patterns of gate electrodes are formed, and at a much lower temperature than the low pressure chemical vapor deposition process, the plasma method or thermal oxidation is performed. After oxidizing by a method, it is transformed into an oxide film for a spacer, and then the polycrystalline silicon layer is laminated again and nitrided by a plasma method or a thermal nitriding method to be transformed into a nitride film for the spacer. Therefore, the present invention forms an oxide film and a nitride film for the spacer at a much lower temperature than the prior art, thereby reducing the thermal budget. In addition, the thickness of the bottom portion of the spacer can be reduced without causing the characteristic change of the semiconductor device having the short LDD structure. That is, the horizontal length of the LDD can be reduced from the design time. This enables high integration of semiconductor devices.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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