KR100495858B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, MOS 트랜지스터와 MOS 커패시터로 구성된 플래너 디램 셀에 있어서, MOS 트랜지스터의 게이트 절연막과 MOS 커패시터의 유전체막으로 사용될 절연막을 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용하여 형성함으로서 반도체 기판으로 불순물이 침투하는 현상을 방지하고, 단위 셀의 커패시턴스를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, comprising: a planar DRAM cell composed of a MOS transistor and a MOS capacitor, wherein an insulating film to be used as a gate insulating film of the MOS transistor and a dielectric film of the MOS capacitor includes an HfSiO 2 film, an HfSiON film, an HfON film, Provided is a method for manufacturing a semiconductor device which can be formed using at least one of an HfO 2 film, an Al 2 O 3 film, and an AlON film to prevent impurities from penetrating into a semiconductor substrate and improve capacitance of a unit cell. .
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 디램 셀의 게이트 절연막 및 커패시터용 유전체막으로 사용될 절연막에 관한 것으로, 높은 유전상수와 누설전류 및 도판트 침투 현상을 방지할 수 있는 절연막 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an insulating film to be used as a gate insulating film and a capacitor dielectric film of a DRAM cell, and a method of forming an insulating film capable of preventing high dielectric constant, leakage current, and dopant penetration. It is about.
반도체 소자의 크기가 감소(0.1㎛ 테크 이하)함에 따라 게이트 산화막의 두께가 약 15Å 이하가 되어야 한다. 이처럼 얇은 게이트 산화막에 의해 게이트 도핑 공정을 통해 도핑된 이온들이 게이트 산화막을 뚫고 하부 반도체 기판에 침투하여 셀 트랜지스터의 문턱전압에 영향을 주고, 게이트 전극의 도핑 프로파일을 변화시켜 소자의 신뢰성을 매우 악화시키는 문제점이 발생한다. As the size of the semiconductor device decreases (0.1 μm tech or less), the thickness of the gate oxide film should be about 15 μs or less. The ions doped by the thin gate oxide through the gate doping process penetrate the gate oxide and penetrate the lower semiconductor substrate, affecting the threshold voltage of the cell transistor, and changing the doping profile of the gate electrode to deteriorate the reliability of the device. A problem occurs.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 및 커패시터의 절연막으로 사용될 물질을 고유전율의 절연막을 사용하여 불순물 침투 효과를 방지함과 동시에 단위 셀의 커패시턴스를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다. Accordingly, in order to solve the above problems, a method of manufacturing a semiconductor device capable of preventing impurity penetration and improving capacitance of a unit cell by using an insulating film having a high dielectric constant as a material to be used as an insulating film of a gate and a capacitor. The purpose is to provide.
본 발명에 따른 소자 분리막이 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 MOS 트랜지스터의 게이트 절연막 및 MOS 커패시터의 유전체막으로 사용될, 적어도 15 정도의 높은 유전 상수를 갖는 절연막을 형성하는 단계 및 상기 절연막 상에 MOS 트랜지스터용 제 1 게이트 전극과 MOS 커패시터용 제 2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다. Providing a semiconductor substrate having a device isolation film according to the present invention, forming an insulating film having a high dielectric constant of at least about 15 to be used as a gate insulating film of a MOS transistor and a dielectric film of a MOS capacitor on the semiconductor substrate; And forming a first gate electrode for a MOS transistor and a second gate electrode for a MOS capacitor on the insulating film.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
반도체 메모리소자가 고집적화 되어감에 따라, 여러 가지 다른 기능을 가진 서로 다른 소자를 하나의 칩(chip)에 구현하여 두 가지 이상의 소자가 한 칩에서 유기적으로 동작하게 하는, 이른바 실리콘 온 칩(Silicon On Chip; SoC) 등이 등장하게 되었다. 그러므로 SoC의 제조공정은 그만큼 더 복잡하고 어려워진다. 각기 다른 기능을 갖는 하나의 소자를 하나의 칩에 구현하는 제조공정은 그 소자 하나의 특성만 만족하는 공정을 적용하면 되지만, 서로 다른 기능을 가지는 둘 이상의 소자를 하나의 칩에 구현하면서 각 소자가 요구하는 특성을 모두 만족시키는 공정은 매우 복잡해지며, 경우에 따라서는 공정이 추가되기도 한다. SOC 소자 중의 하나인 임베디드 메모리 소자(Embeded memory device)는 메모리소자와 논리소자를 하나의 칩에 구현한 것으로서, 다수의 메모리 셀이 위치하는 셀 영역과, 상기 셀 영역 내의 저장된 정보를 연산 처리하여 새로운 정보를 만들어내는 로직(Logic)영역으로 구성된다.As semiconductor memory devices are becoming more integrated, so-called silicon on chips, in which different devices with different functions are implemented on one chip, allowing two or more devices to operate organically on one chip. Chip; SoC). Therefore, the manufacturing process of SoC becomes more complicated and difficult. The manufacturing process for implementing one device having different functions on one chip may be a process that satisfies the characteristics of only one device, but each device may have two or more devices having different functions on one chip. Processes that meet all the required properties become very complex and in some cases additional processes are added. An embedded memory device, which is one of SOC devices, implements a memory device and a logic device on a single chip, and computes a cell area in which a plurality of memory cells are located and information stored in the cell area. It is composed of logic areas that generate information.
이러한 소자를 제조하기 위해 단위 셀을 하나의 MOS 트랜지스터와 하나의 MOS 커패시터로 형성하는 플래너 디램 소자를 제조하고 있다. 본 실시예에서는 이러한 플래너 디램 소자를 중심으로 설명하고자 한다. In order to manufacture such a device, a planar DRAM device, in which a unit cell is formed of one MOS transistor and one MOS capacitor, is manufactured. In this embodiment, the planar DRAM device will be described.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(12)을 형성한다. 반도체 기판(10)은 소자 분리막(10)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(12)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다. Referring to FIG. 1A, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 10. After the photoresist is deposited on the entire structure, a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). A trench (not shown) is formed by using a STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride layer as an etching mask, and the device isolation layer 12 is formed by filling the trench using an insulating layer. The semiconductor substrate 10 is separated into an active region and an inactive region (ie, an isolation region) by the isolation layer 10. The device isolation layer 12 may be formed by various processes. For example, the device isolation film may be formed using only the photoresist pattern without depositing the above-described pad oxide film and pad nitride film, and the wells may be first formed on the semiconductor substrate, and then the device isolation film may be formed.
도 1b를 참조하면, 소자 분리막(12)이 형성된 반도체 기판(10) 상에 셀을 구성하는 MOS 트랜지스터의 게이트 절연막과, MOS 커패시터의 유전체막으로 사용될 절연막(14)을 형성한다. Referring to FIG. 1B, a gate insulating film of a MOS transistor constituting a cell and an insulating film 14 to be used as a dielectric film of a MOS capacitor are formed on the semiconductor substrate 10 on which the device isolation film 12 is formed.
구체적으로, 습식 세정공정을 실시하여 반도체 기판(10)에 형성된 자연산화막이나 불순물을 제거한다. 절연막(14)은 후속 공정에 의해 형성된 MOS 트랜지스터 및 MOS 커패시터용 게이트 전극에 주입된 불순물(도판트; Dopant)이 하부 반도체 기판(10)에 침투하는 현상을 방지함과 동시에 단위 셀의 커패시턴스를 증대하기 위해 종래의 절연막으로 사용된 산화막(4 내지 4.5) 보다 높은 유전 상수(15 내지 25)를 갖는 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용하여 형성한다. 각각의 막은 다양한 형태의 화학 증착법 또는 스퍼터링 법을 이용하여 증착한다. 상술한 막들을 증착한 다음 질소 분위기 하에서 어닐을 실시할 수 있다.Specifically, a wet cleaning process is performed to remove the native oxide film or impurities formed on the semiconductor substrate 10. The insulating film 14 prevents a phenomenon in which impurities (dopants) injected into the MOS transistor and the MOS capacitor gate electrode formed by the subsequent process penetrate the lower semiconductor substrate 10 and at the same time increases the capacitance of the unit cell. At least any one of HfSiO 2 film, HfSiON film, HfON film, HfO 2 film, Al 2 O 3 film and AlON film having higher dielectric constants (15 to 25) than oxide films (4 to 4.5) used as conventional insulating films. Form using one. Each film is deposited using various forms of chemical vapor deposition or sputtering. The above-described films may be deposited and then annealed under a nitrogen atmosphere.
예를 들어, HfSiO2막을 반도체 기판(10)상에 증착하고 질소(N2) 분위기에서 고온 열처리를 실시한다. 이로써, 후속 반도체 제조 공정에서 실시하는 고온의 열 공정에서도 물질 특성이 변화하지 않는 HfSiON막을 형성할 수 있다. HfSiON막의 조성중 Si, O 및 N등의 원소 비율은 0 내지 1 범위를 갖는다. 또한, Al2O3막에 질소를 합병하여 AlON막을 형성할 수 있다. AlON막의 조성중 Al, O 및 N등의 원소 비율은 0 내지 1 범위를 갖는다.For example, an HfSiO 2 film is deposited on the semiconductor substrate 10 and subjected to high temperature heat treatment in a nitrogen (N 2 ) atmosphere. Thereby, the HfSiON film | membrane which a material characteristic does not change also in the high temperature thermal process performed in a subsequent semiconductor manufacturing process can be formed. Element ratios of Si, O, and N in the composition of the HfSiON film range from 0 to 1. Further, AlON film can be formed by incorporating nitrogen into the Al 2 O 3 film. Element ratios of Al, O, and N in the composition of the AlON film range from 0 to 1.
절연막(14)으로, HfO2막과 Al2O3막을 교대로 증착하고 질소 분위기에서 고온 열처리를 실시하면 HfO2막과 Al2O3막이 적층된 형태로 형성된다. HfO2 막과 Al2O3막이 적층된 형태로 구성된 절연막(14)은 포지티브 픽스드 차지(Positive Fixed Charge)를 갖는 고 유전상수(약 25)의 HfO2막과 열 안정성이 좋은 네거티브 픽스트 차지(Negative Fixed Charge)를 갖는 Al2O3막을 조합하여 결과적으로, 절연막(14) 내의 픽스드 차지를 감소시키고 고유전상수를 갖고 열적으로 안정된 MOS 트랜지스터의 게이트 절연막과 MOS 커패시터의 유전체막으로 사용될 절연막(14)을 형성할 수 있다. 또한, HfON막과 AlON막이 적층된 형태의 막으로 구성될 수 있다. 이때 HfON막의 조성 중 O 및 N의 원소 비율은 0 내지 1의 범위를 갖는다.As the insulating film 14, when an HfO 2 film and an Al 2 O 3 film are alternately deposited and subjected to high temperature heat treatment in a nitrogen atmosphere, an HfO 2 film and an Al 2 O 3 film are formed in a stacked form. The insulating film 14 formed by stacking an HfO 2 film and an Al 2 O 3 film has a high dielectric constant (about 25) HfO 2 film having a positive fixed charge and a negative fix charge with good thermal stability. As a result, a combination of Al 2 O 3 films having a negative fixed charge is used, and as a result, an insulating film to be used as the gate insulating film of the MOS transistor and the dielectric film of the MOS capacitor, which reduces the fixed charge in the insulating film 14 and has a high dielectric constant and thermal stability. 14) can be formed. In addition, the HfON film and the AlON film may be formed of a stacked film. At this time, the element ratio of O and N in the composition of the HfON film is in the range of 0 to 1.
이에 한정되지 않고, 상술한 절연막은 SiO2막, Si3N4막 및 실리콘 옥시나이트라이드막 중 적어도 어느 하나의 막과 함께 조합하여 적층으로 형성될 수 있다.The above-described insulating film is not limited thereto, and the above-described insulating film may be formed by laminating in combination with at least one of the SiO 2 film, the Si 3 N 4 film, and the silicon oxynitride film.
도 1c를 참조하면, 절연막(14) 상에 도전막을 증착한 다음 도전막을 패터닝하여 MOS 트랜지스터용 제 1 게이트 전극(16)과 MOS 커패시터용 제 2 게이트 전극(18)을 형성한다. Referring to FIG. 1C, a conductive film is deposited on the insulating film 14, and then the conductive film is patterned to form a first gate electrode 16 for a MOS transistor and a second gate electrode 18 for a MOS capacitor.
구체적으로, 도전막은 폴리 실리콘막, SiGe막, WSi2막, TiSi2막, TiN막 및 텅스텐막(W) 중 적어도 어느 하나의 막을 이용하여 형성한다. 도전막 상에 감광막을 도포한 다음 게이트 마스크를 이용한 사진 현상공정을 실시하여 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 플래너 디램 셀의 MOS 트랜지스터와 MOS 커패시터 각각의 게이트 전극(16 및 18)을 형성한다. 제 1 및 제 2 게이트 전극(16 및 18) 측벽에 측벽스페이서를 형성할 수 있다.Specifically, the conductive film is formed using at least one of polysilicon film, SiGe film, WSi 2 film, TiSi 2 film, TiN film and tungsten film (W). After the photoresist is coated on the conductive film, a photodevelopment process using a gate mask is performed to form a photoresist pattern. An etching process using the photoresist pattern as an etching mask is performed to form gate electrodes 16 and 18 of the MOS transistor and the MOS capacitor of the planar DRAM cell. Sidewall spacers may be formed on sidewalls of the first and second gate electrodes 16 and 18.
도 1d를 참조하면, 이온주입을 실시하여 정션영역(소스 및 드레인)(20)을 형성한다. 제 1 게이트 전극(16), 제 2 게이트 전극(18) 및 정션영역(20) 상에 접촉 저항을 낮추기 위해 샐리사이드(Self-Aligned Silicide; Salicide) 공정으로 실리사이드막(22)을 형성한다. 이때 실리사이드막(22)은 제 1 및 제 2 게이트 전극(16 및 18) 상부에만 형성할 수 있다. 또한 상술한 샐리사이드 공정을 실시하지 않고 공정을 진행하여 공정을 단순화할 수 있다. 전체 구조 상부에 층간 절연막(24)을 증착한 다음 패터닝 공정을 실시하여 정션영역(20)을 전기적으로 연결하기 위한 플러그용 콘택홀을 형성한다. 콘택홀을 금속막으로 매립하여 콘택 플러그(26)를 형성한 다음 그 상부에 비트라인(28)을 형성한다. Referring to FIG. 1D, ion implantation is performed to form a junction region (source and drain) 20. The silicide layer 22 is formed on the first gate electrode 16, the second gate electrode 18, and the junction region 20 by a salicide (Self-Aligned Silicide; Salicide) process. In this case, the silicide layer 22 may be formed only on the first and second gate electrodes 16 and 18. In addition, the process may be simplified by not performing the salicide process described above. The interlayer insulating layer 24 is deposited on the entire structure, and then a patterning process is performed to form a plug contact hole for electrically connecting the junction region 20. The contact hole is filled with a metal film to form a contact plug 26, and then a bit line 28 is formed on the contact plug 26.
구체적으로, 정션영역(20)을 형성하기 위한 이온주입은 셀 트랜지스터로 동작될 PMOS 또는 NMOS에 따라 N+ 영역은 비소(Arsenic; As) 또는 인(Phosphorus; P) 이온을 주입하고, P+ 영역은 붕소(Boron; B) 이온을 주입하여 NMOS 또는 PMOS용 정션영역(20)을 형성한다. 제 1 게이트 전극(16) 양측의 반도체 기판(10) 내에 고농도의 이온주입을 하여 정션영역(20)을 형성한다. 이때 노출된 제 1 및 제 2 게이트 전극(16 및 18)에도 함께 이온이 주입된다. 제 1 및 제 2 게이트 전극에 주입된 고농도의 도판트들은 후속 열공정에 의해 확산이 되지만, 하부에 형성된 절연막(약 15Å)에 의해 반도체 기판내로 확산되지 않는다.Specifically, the ion implantation for forming the junction region 20 implants Arsenic (As) or Phosphorus (P) ions into the N + region and the boron of the P + region according to the PMOS or NMOS to be operated as a cell transistor. (Bron; B) ions are implanted to form the junction region 20 for NMOS or PMOS. The junction region 20 is formed by implanting a high concentration of ions into the semiconductor substrate 10 on both sides of the first gate electrode 16. At this time, ions are also implanted into the exposed first and second gate electrodes 16 and 18. High concentration dopants implanted into the first and second gate electrodes are diffused by a subsequent thermal process, but are not diffused into the semiconductor substrate by an insulating film (about 15 ms) formed thereunder.
전체 구조상에 코발트(Co)를 이용한 금속막(미도시)과 TiN을 이용한 캡핑막(미도시)을 형성한다. 제 1차 열처리 공정을 실시하여 제 1 및 제 2 게이트 전극(16 및 18) 상부와 정션영역(20) 상에 실리콘과의 반응을 유도하여 모노 실시사이드(Mono Silicide; CoSi)를 형성한다. 제 2차 열처리 공정을 실시하여 최종적인 코발트 실리사이드막(CoSi2)을 형성하게 된다.A metal film (not shown) using cobalt (Co) and a capping film (not shown) using TiN are formed on the entire structure. A first heat treatment process is performed to induce a reaction between silicon on the first and second gate electrodes 16 and 18 and the junction region 20 to form a mono silicide (CoSi). The second heat treatment process is performed to form a final cobalt silicide layer (CoSi 2 ).
산화막 및 질화막 계열의 층간 절연막(24)을 증착한다. 상기 층간 절연막(24) 상에 감광막을 도포한 다음 콘택홀용 마스크를 이용한 사진 현상 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 층간 절연막(24)과 절연막(14)을 제거하여 플러그용 콘택홀을 형성한다. 금속물질로 상기 플러그용 콘택홀을 매립하여 콘택 플러그(26)를 형성한다. 전체 구조상에 금속막을 증착한 다음 비트라인 패터닝 공정을 실시하여 상기 콘택 플러그(26) 상에 비트라인(28)을 형성한다. An interlayer insulating film 24 of an oxide film and a nitride film series is deposited. A photosensitive film is coated on the interlayer insulating film 24 and then a photodevelopment process is performed using a contact hole mask to form a photosensitive film pattern (not shown). An etching process using the photoresist pattern as an etching mask is performed to remove the interlayer insulating film 24 and the insulating film 14 to form a plug contact hole. A contact plug 26 is formed by filling the plug contact hole with a metal material. A metal film is deposited on the entire structure, and then a bit line patterning process is performed to form the bit line 28 on the contact plug 26.
상술한 바와 같이, 본 발명은 MOS 트랜지스터와 MOS 커패시터의 절연막으로 HfSiO2막, HfSiON막, HfON막, HfO2막, Al2O3막 및 AlON막 중 적어도 어느 하나를 이용하여 형성함으로서 반도체 기판으로 불순물 침투현상을 방지하고, 누설전류를 줄일 수 있다.As described above, the present invention provides a semiconductor substrate by forming at least one of an HfSiO 2 film, an HfSiON film, an HfON film, an HfO 2 film, an Al 2 O 3 film, and an AlON film as insulating films of a MOS transistor and a MOS capacitor. Impurity penetration can be prevented and leakage current can be reduced.
또한, 단위 셀을 구성하는 MOS 커패시터의 커패시턴스를 향상시킬 수 있다. In addition, the capacitance of the MOS capacitor constituting the unit cell can be improved.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 소자 분리막10 semiconductor substrate 12 device isolation film
14 : 절연막 16, 18 : 게이트 전극14 insulating film 16, 18 gate electrode
20 : 정션영역 22 : 실리사이드막20: junction area 22: silicide film
24 : 층간 절연막 26 : 콘택 플러그24: interlayer insulating film 26: contact plug
28 : 비트라인28: bit line
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