KR20070007125A

KR20070007125A - 비선형 이득 특성 및 메모리 효과를 가진 ｒｆ 전력증폭기를 선형화하기 위한 디지털 전치왜곡 시스템 및 방법

Info

Publication number: KR20070007125A
Application number: KR1020067020483A
Authority: KR
Inventors: 리차드 네일 브라이스와이트
Original assignee: 파워웨이브 테크놀로지스, 인크.
Priority date: 2004-03-01
Filing date: 2005-02-24
Publication date: 2007-01-12
Also published as: EP1723725A1; EP1723725B1; EP1723725A4; US20050190857A1; WO2005086361A1; CN100559720C; US7577211B2; CA2555988A1; KR100864196B1; CA2555988C; CN1969459A

Abstract

본 발명은 디지털 입력, 상향-변환기(108), 및 RF 증폭기(110)를 가진 송신기(104)를 디지털적으로 전치왜곡하는 시스템 및 방법에 관한 것이다. 디지털 전치왜곡기(100)는 바람직하게 디지털 입력신호에 대한 3개의 경로, 즉 선형경로(114), 무메모리 디지털 전치왜곡 경로(116) 및 메모리 기반 디지털 전치왜곡 경로(118)를 바람직하게 사용한다. 무메모리 경로(116)는 바람직하게 입력 진폭 또는 입력 전력에 인덱싱된 이득 에러 보상들의 룩업 테이블(LUT)이다. 선형경로는 시스템의 동적범위를 보전하고 무메모리 LUT 보상과 연관된 양자화를 방지하도록 분리된다. 메모리 기반 디지털 전치왜곡 경로(118)는 이득 보상을 수행하기 위하여 계층 필터를 사용하여 전력 포락선, 또는 입력 신호 진폭의 높은 짝수차 모드들을 필터링한다. 입력신호는 무메모리 및 메모리 기반 경로들에 의하여 수행된 이득 에러 보상들에 의하여 변조된다.

전치왜곡, 적응적으로 선형화된 전송 시스템, 선형 보상, 계층 필터

Description

비선형 이득 특성 및 메모리 효과를 가진 ＲＦ 전력 증폭기를 선형화하기 위한 디지털 전치왜곡 시스템 및 방법{Digital predistortion system and method for linearizing an RF power amplifier with nonlinear gain characteristics and memory effects}

본 발명은 2004년 3월 1일에 출원된 미국 가출원번호 제60/549,320호의 우선권을 35 USC 119(e)하에서 주장한다.

본 발명은 무선 통신 분야, 특히 셀룰라 기지국 전송에 관한 것이다. 특히, 본 발명은 디지털 신호를 RF 파형을 변환하는 송신기를 선형화하는 것, 특히 RF 전력 증폭기를 선형화하는 것에 관한 것이다.

디지털 정보의 RF 전송에서, 샘플링된 데이터 시퀀스들은 아날로그 신호들로 변환된 다음에, 원치않는 비선형성들을 포함하는 다양한 동작들에 의하여 처리된다. 비선형성의 주원인은 전력 증폭기(PA)이다. PA(또는 다른 장치들)의 비선형 동작은 디지털 전치왜곡(DPD)을 사용하여 보상될 수 있다. 즉, 보정 신호는 송신기에서 비선형 모드동안 보상되는 보정신호를 생성하기 위하여 PA전에 공급된 샘플링된 시퀀스이다.

PA 전송 특성들의 비선형 동작은 무메모리(memoryless) 또는 메모리 기반으 로 분류될 수 있다. 무메모리 비선형 장치에 대하여, 비선형 모드들은 단지 순시 입력값 x(t)의 함수들이다. 대조적으로, 메모리 효과들을 가진 PA에 대하여, 비선형 모드들은 순시 및 과거 입력값들의 함수들이다. 일반적으로, 메모리 효과는 임의의 PA에 존재하나, 효과는 입력신호의 대역폭이 클때 더 명백하게 된다. 결과로서, 메모리 효과들의 보정은 광대역폭 변조 포맷들이 사용될때 더욱더 중요하게 될 것이다.

따라서, 무메모리 비선형성들을 보정하는 것외에 전력 증폭기와 연관된 메모리 효과들을 보상하는 특정 문제점이 처리되는 개선된 디지털 전치왜곡 시스템에 대한 필요성이 요구된다.

제 1양상에서, 본 발명은 디지털 입력 신호를 수신하고 전치왜곡된 디지털 신호를 출력하는데 적합한 디지털 전치왜곡기를 제공한다. 디지털 전치왜곡기는 디지털 입력 신호를 수신하기 위하여 연결된 입력을 포함한다. 제 1 신호 경로는 입력에 연결된다. 제 1 신호 경로와 병렬로 입력에 연결된 제 2 신호 경로는 제 1 전치왜곡 신호를 제공하는 제 1 디지털 전치왜곡 회로를 포함한다. 제 1 디지털 전치왜곡 회로는 디지털 입력신호의 크기과 관련된 신호를 제공하는 검출기, 및 디지털 입력 신호의 진폭과 관련된 신호에 의하여 인덱싱된 이득 에러 보정들에 관한 룩업 테이블을 포함한다. 제 1 및 제 2 신호 경로들과 병렬로 입력에 연결된 제 3 신호경로는 입력 신호에 대하여 다항식 기반 전치왜곡 동작을 제공하고 제 2 전치왜곡 신호를 제공하는 제 2 디지털 전치왜곡 회로를 포함한다. 결합기 회로는 전치왜곡된 디지털 출력 신호를 제공하기 위하여 제 1 및 제 2 디지털 전치왜곡기 회로들의 출력들 및 제 1 신호 경로의 출력을 수신 및 결합한다.

디지털 전치왜곡기의 바람직한 실시예에서, 룩업 테이블은 바람직하게 디지털 입력 신호의 최대 진폭보다 작은 최대 인덱스 범위를 가진다. 제 2 디지털 전치왜곡기 회로는 직렬로 연결된 고정 계수 필터 및 적응형 계수 필터를 바람직하게 포함한다. 고정된 계수 필터는 바람직하게 해닝 필터를 포함한다. 제 2 디지털 전치 왜곡기 회로는 입력 신호의 진폭의 전력에 대응하는 신호를 제공하는 회로를 포함하며, 고정된 계수 필터는 입력 신호의 전폭의 전력에 대응하는 신호에 대하여 대역통과 필터링 동작을 제공한다. 제 2 디지털 전치왜곡기 회로는 바람직하게 입력 신호로부터 제 3차 전치왜곡 신호를 제공한다. 제 2 디지털 전치왜곡기 회로는 입력 신호로부터 하나 이상의 3+2m 차 전치왜곡 신호들을 제공할 수 있다. 제 2 디지털 전치왜곡기 회로의 적응형 계수 필터는 바람직하게 적어도 3개의 적응형 필터 계수들을 수신하여 필터상에서 동작시키는 적어도 3개의 곱셈기를 포함한다. 제 2 디지털 전치왜곡기 회로의 적응형 계수 필터는 필터 입력으로부터 고정 계수 필터의 출력을 바람직하게 수신한다.

다른 양상에 따르면, 본 발명은 디지털 입력 신호를 수신하고 디지털 전치왜곡 보상 신호를 출력하는데 적합한 디지털 전치왜곡 회로를 제공한다. 디지털 전치왜곡 회로는 디지털 입력 신호를 수신하는 입력을 포함한다. 신호 전력 검출 회로는 입력에 연결되며 입력 신호의 진폭의 전력에 대응하는 디지털 전력 신호를 제공한다. 고정된 계수 필터 뱅크는 신호 전력 검출기 회로에 연결되며, 디지털 전력 신호에 대하여 대역통과 필터링 동작을 제공한다. 적응형 계수 필터 뱅크는 고정 계수 필터 뱅크와 직렬로 연결되며, 고정 계수 필터 뱅크의 출력에 대하여 동작하며, 적응형 필터 뱅크의 출력은 디지털 전치왜곡 보상 신호로서 제공된다.

디지털 전치왜곡 회로의 바람직한 실시예에서, 고정 계수 필터 뱅크는 제 1, 제 2 및 제 3 대역 제한 전력 신호들을 제공하기 위하여 디지털 전력 신호에 대하여 동작하는 적어도 제 1, 제 2 및 제 3 대역통과 필터들을 포함한다. 제 1, 제 2 및 제 3 대역 제한 전력 신호들은 디지털 전력 신호로부터 유도된 사인, 코사인 및 DC 신호들을 포함할 수 있다. 예컨대, 고정 계수 필터 뱅크는 해닝 필터를 포함할 수 있다. 적응형 계수 필터 뱅크는 바람직하게 적어도 3개의 적응형 계수들의 소스를 포함한다. 디지털 전력 신호는 입력 신호 진폭의 2차 전력을 포함할 수 있다. 디지털 전치왜곡 회로는 바람직하게 적응형 계수 필터 뱅크의 출력을 수신하고 또한 입력 신호를 수신하기 위하여 연결된 곱셈기를 더 포함하며, 곱셈기는 디지털 전치왜곡 보상 신호로서 제 3차 신호를 출력한다. 디지털 전력 신호는 입력 신호 진폭의 높은 짝수차 모드들을 포함하며, 디지털 전치왜곡 회로는 디지털 전치왜곡 보상 신호를 포함하는 높은 홀수차 신호들을 출력한다.

본 발명의 다른 양상에 따르면, 본 발명은 디지털 입력 신호를 수신하는데 적합한 입력을 포함하는 적응적으로 선형화된 전송 시스템을 제공한다. 디지털 전치왜곡기는 입력에 연결되며, 디지털 입력 신호를 수신하고 전치왜곡된 디지털 신호를 출력한다. 디지털 전치왜곡기는 전송 시스템의 메모리 효과들을 보상하기 위하여 직렬로 연결된 고정 계수 필터 및 적응형 계수 필터를 포함하는 계층 필터를 포함한다. 디지털-아날로그 변환기는 디지털 전치왜곡기의 전치왜곡된 디지털 신호 출력을 수신하고 아날로그 신호를 제공하도록 연결된다. 상향 변환기는 디지털-아날로그 변환기로부터 아날로그 신호를 수신하고 이를 RF 아날로그 신호로 변환한다. 전력 증폭기는 RF 아날로그 신호를 수신하고 증폭된 RF 출력 신호를 제공한다. 출력 샘플링 결합기는 전력 증폭기로부터의 아날로그 RF 출력 신호를 샘플링하도록 연결된다. 피드백 회로 경로는 출력 샘플링 결합기에 연결되고, 샘플링된 RF 출력신호를 RF 출력 신호를 나타내는 디지털 샘플링된 신호로 변환하는 아날로그-디지털 변환기 및 하향 변환기를 포함한다. 순방향 이득 매핑 회로는 입력 신호를 수신하도록 연결되며, 입력 신호에 대하여 디지털 전치왜곡기 및 전력 증폭기의 효과의 모델을 제공한다. 에러 생성기 회로는 순방향 이득 매핑 회로의 출력 및 피드백 회로 경로로부터의 디지털 샘플링된 신호를 수신하도록 연결되며, 신호들간의 차이로부터 디지털 에러 신호를 제공한다. 적응형 계수 추정기 회로는 디지털 입력 신호 및 디지털 에러 신호를 수신하도록 연결되며, 업데이트된 전치왜곡 계수들을 디지털 전치왜곡기의 적응형 필터에 제공한다.

적응적으로 선형화된 전송 시스템의 바람직한 실시예에서, 고정 계수 필터는 대역통과 필터를 포함한다. 예컨대, 고정 계수 필터는 해닝 필터를 포함할 수 있다. 계수 추정기 회로는 바람직하게 입력 신호 진폭의 전력에 대응하는 전력 신호를 제공하는 신호 전력 검출기, 및 제 2필터와 직렬로 대역통과 필터를 포함하고 전력 신호로 동작하며 다수의 기본 파형들을 제공하는 계층 필터를 포함한다. 계수 추정기 회로는 바람직하게 각각의 기본 파형들을 수신하고 이러한 기본 파형에 따라 동작하는 다수의 대역통과 필터들을 포함한다. 계수 추정기 회로는 적응형 필터 계수들에서 에러들을 계산하는 다수의 필터들의 출력에 연결된 에러 계수 추정기를 더 포함한다. 계수 추정기 회로는 바람직하게 적응형 필터 계수들의 에러들로부터 업데이트된 필터 계수들을 결정하는 계수 업데이트 회로를 더 포함한다. 순방향 이득 매핑 회로 및 계수 추정기 회로는 프로그래밍된 디지털 신호 프로세서에서 구현될 수 있다.

또 다른 양상에 따르면, 본 발명은 RF 전력 증폭기를 포함하는 전송 시스템에서의 메모리 효과 왜곡을 보상하기 위하여 디지털 입력 신호를 디지털적으로 전치왜곡하는 방법을 제공한다. 본 방법은 디지털 입력 신호를 수신하는 단계, 입력 신호의 진폭의 전력에 대응하는 디지털 전력 신호를 유도하는 단계, 제 1필터링된 신호를 제공하기 위하여 필터 계수들의 고정 세트를 사용하여 디지털 전력 신호에 대하여 제 1필터링 동작을 수행하는 단계, 및 제 2필터링된 신호로부터 전치왜곡 보상 신호를 제공하는 단계를 포함한다.

디지털 입력 신호를 디지털적으로 전치왜곡하는 방법에 대한 바람직한 실시예에서, 제 1필터링 동작을 수행하는 상기 단계는 고정 해닝 커널을 사용하여 디지털 전력 신호에 대하여 동작하는 단계를 포함한다. 제 1필터링된 신호는 개별 사인, 코사인 및 DC 성분들을 포함할 수 있다. 제 1필터링된 신호로부터 전치왜곡 보상 신호를 제공하는 단계는 전치왜곡 보상 신호로서 제 3차 신호를 제공하기 위하여 입력 신호와 제 2필터링된 신호를 곱하는 단계를 포함한다. 본 방법은 바람직하게 전송 시스템의 출력을 샘플링하는 단계, 입력 신호에 따라 전송 시스템 이득을 모델링하는 단계, 샘플링된 출력 및 모델링된 출력으로부터 에러를 결정하는 단계, 및 에러를 사용하여 적응형 필터 계수들을 업데이트하는 단계를 포함한다. 입력 신호에 따라 전송 시스템 이득을 모델링하는 단계는 전송 시스템에서 증폭기로부터의 왜곡의 효과와 필터링 동작을 모델링하는 단계를 포함한다.

본 발명의 다른 특징들 및 장점들은 이하의 상세한 설명에 상세히 기술된다.

도 1은 본 발명에 따라 디지털 전치왜곡 시스템 및 방법을 사용하는 선형화된 전송 시스템의 개략적 블록도.

도 2는 본 발명에 따라 적응형 디지털 전치왜곡 시스템을 사용하는 선형화된 전송 시스템의 개략적 블록도.

도 3은 도 2의 적응형 디지털 전치왜곡 선형화 전송 시스템에서의 반복 타이밍을 도시한 타이밍도.

도 4는 도 2의 시스템의 순방향 이득 매핑 회로 블록의 개략적 블록도.

도 5는 도 1 및 도 2의 DPD 블록의 개략적 기능 블록도.

도 6은 본 발명의 바람직한 실시예에 따른 도 1 및 도 2의 DPD 블록에 대한 상세한 구현을 도시한 개략도.

도 7은 본 발명의 바람직한 실시예에 따른 도 2의 계수 추정기 블록에 대한 상세한 구현을 도시한 개략도.

도 8은 본 발명의 바람직한 실시예에 따른 도 6의 해닝 필터 블록에 대한 상세한 구현을 도시한 개략도.

도 9는 도 8의 해닝 필터 블록의 필터링된 출력을 나타낸 그래프.

도 10은 본 발명의 바람직한 실시예에 따른 도 7의 기본적 파형 생성기 블록에 대한 상세한 구현을 도시한 개략도.

본 발명의 바람직한 실시예에 따라 디지털 전치왜곡 시스템 및 방법을 사용하는 선형화 전송 시스템이 도 1에 기술된다.

도 1을 참조하면, 선형화 전송 시스템은 전력 증폭기(PA)(110), 종래의 디지털-아날로그 변환기(DAC) 회로(106), 및 상향 변환기 회로(108)를 가진 송신기(104)를 선형화하는 디지털 전치왜곡기(DPD)(100)를 포함한다. 디지털 입력신호 x(nT)는 입력(102)에 공급되고 디지털 전치왜곡기(100)에 제공된다. 디지털 입력 신호는 공지된 바와같이 동위상(I) 및 직교위상(Q) 서운을 가진 복소수 형식으로 제공될 수 있으며, 이는 단일 신호 라인들이 설명을 용이하게 하기 위하여 도시될지라도 여기에 포함될 수 있다. 예컨대, 입력 신호는 셀룰라 무선 통신 시스템들에서 사용된 CDMA 및 WCDMA 신호들과 같은 다수의 공지된 광대역폭 신호들중 일부일 수 있다. 디지털 전치왜곡기(100)는 디지털 입력 신호 x(nT)를 수신하고, 송신기에서의 비선형화를 보상하기 위하여 이를 신호 X_PD(nT)로 전치왜곡한다. 디지털 전치왜곡기(100)에 의하여 구현된 전치왜곡 동작은 증폭기(110)의 비선형성들을 보상하며, 송신기(10)의 다른 성분들에 의하여 제공된 임의의 비선형성들을 선택적으로 보상할 수 있다. 증폭된 아날로그 신호는 출력(112)에, 전형적으로 셀룰라 무 선 통신 응용(도시안됨)에서 종래의 안테나 시스템에 제공된다.

도 1에 도시된 바와같이, 디지털 전치왜곡기(100)는 3개의 병렬 신호 경로들(114, 116, 118)을 포함한다. 경로(114)는 입력 신호에 대하여 단순히 지연을 제공할 수 있는 선형 보상을 제공한다. 무메모리 및 메모리 디지털 전치왜곡(DPD) 회로들(116, 118)은 개별적으로 도시된다. 이하에서 더 상세히 기술되는 바와같이, 메모리 DPD 동작은 비선형성의 다항식 모델에 기초하며, 무메모리 DPD는 입력 신호 진폭(또는 전력)에 전력 증폭기 이득 보상들을 매핑하는 룩업 테이블들을 사용하여 (바람직하게) 구현된다. 무메모리 및 메모리 DPD 회로들을 분리하면, 비선형 보상의 다른 구조들 또는 다른 차수들을 사용할 수 있다. 무메모리 DPD 회로 블록(116) 및 메모리 DPD 회로 블록(118)에 의하여 제공된 두개의 전치왜곡 보상들은 입력에 결합된 전치왜곡 보상을 형성하기 위하여 복합 가산 회로일 수 있는 결합 회로(122)에서 결합된다. 그 다음에, 이와같이 결합된 전치왜곡 보상 신호는 전치왜곡된 디지털 신호를 제공하기 위하여 복합 가산회로일 수 있는 주경로 결합 회로(120)에서 입력 신호에 공급된다. 이와같이 전치왜곡된 디지털 신호는 라인(124)을 따라 송신기 회로(104)의 디지털 입력에 제공된다.

특히, 전치왜곡된 신호 X_PD(nT)는 바람직하게 입력신호 (nT)로부터 유도된 미리 정의된 기본 파형들의 가중 합이다. 기본 파형들은 3개의 클래스, 즉 입력 신호의 선형 함수들인 선형 파형들, 입력 신호의 순시 샘플로부터 유도된 비선형 무메모리 파형들, 및 시간간격에서 획득된 입력 샘플들의 비선형 함수들인 비선형 메모리 기반 파형들중 하나에 의하여 기술될 수 있다. 각각의 기본 파형은 복소수 가중 항으로서 동작하는 계수와 연관된다. 계수 가중치들은 결합전(가산전)에 기본 파형들의 진폭 및 위상을 조절하며 전력 증폭기 출력 y_RF(t)에서 왜곡을 최소화하기 위하여 사용된다. 기본 함수들 및 계수들의 추정의 선택은 이하에 기술된다.

도 1에 도시된 바와같이, 보상 신호들(가중된 기본 파형들)은 증폭기내에서 다음 비선형 동작을 보상하기 위하여 병렬로 가산된다. 보상 신호를 가산하기 위한 장점은 전체 시스템의 선형성을 개선하기 위하여 적절하게 증가될 수 있다. 즉, 성능(보정량) 및 전치왜곡의 복잡성(생성된 기본 파형들의 수)간의 교환이 이루어진다.

바람직한 실시예에서, 선형 기본 파형은 비선형 기본 파형들과 시정렬될 필요가 있는 경우에 지연되는 입력 신호와 동일하다. 상향 변환 블록내에서 동위상 및 직교위상 에러들에 대한 임의의 선형 등화 또는 보상들은 전송경로의 임의의 위치에서 보상될 수 있다. DPD의 부분으로서 추가 선형 기본 파형들을 포함하는 것이 가능하나, 이들 파형들은 계수 드리프트(원치않는 효과)를 야기하는 전송 경로내의 임의의 적응형 등화 블록들과 경쟁할 잠재성을 가진다.

전술한 바와같이, 비선형 기본 파형들은 무메모리 또는 메모리 기반으로 분류될 수 있다. 무메모리 기본 파형은 광대역폭에 의하여 특징지워지며, 입력 신호의 많은 비선형 모드들로부터 유도된다. 메모리 기반 기본 파형들은 협대역 대역폭들을 가지고, 바람직하게 입력신호의 개별 비선형 모드들을 필터링함으로서 유도 된다.

바람직한 실시예에서, 전력 증폭기 비선형성의 무메모리 성분의 보상은 입력 신호의 진폭 또는 제곱 진폭을 사용하여 인덱싱되는 이득 에러 항들의 룩업 테이블(LUT)을 사용하여 달성된다. 이득 에러 항들은 입력 진폭의 함수로서 진폭 및 위상을 조절할 수 있도록 하는 복소수 값들이다. 대안 실시예에서, 무메모리 보상은 파형들이 입력신호의 홀수차 비선형 모드들이고 계수 가중치들이 복소수 스케일러 항들인 다항식 전개를 사용하여 달성될 수 있다.

바람직한 실시예에서, 전력 증폭기 메모리 효과들의 보상은 원신호의 짝수차 비선형 모드들을 생성하는 단계, 및 짝수차 부신호들의 세트를 생성하기 위하여 협대역 대역폭 필터들을 적용하는 단계를 포함한다. 짝수차 비선형 모드들중 하나는 입력신호의 제곱 진폭이다. 필터링된 짝수차 부신호들은 적정 홀수차 보상을 사용하여 기본 파형을 생성하도록 입력신호를 변조시키는 메모리 기반 이득 에러들이다. 계수 가중치는 진폭 및 위상을 조절하기 위하여 각각의 기본 파형에 적용된다. 바람직한 방법에서, 선형경로(14)상에 제공된 입력신호는 임의의 방식으로 변환 또는 분할되지 않으며, 입력신호로부터 유도된 비선형 모드들만이 입력신호와 결합회로(122)에서 결합되는 보상 신호를 경로들(116, 118)에서 생성하도록 처리된다.

도 2를 참조하면, 디지털 전치왜곡 계수들의 적응형 생성을 사용하는 본 발명의 선형화 전송 시스템에 대한 실시예가 기술된다. 도 2의 상부 경로는 도 1의 상부 경로에 대응하며 유사한 도면부호들이 사용된다. 도 2의 적응형 실시예는 DPD(100)에 업데이트된 DPD 파라미터들을 제공하기 위하여 입력 및 샘플링된 출력을 사용하는 하부 피드백을 가산한다. 이는 각각의 기본 파형을 가중하는 계수들을 추정함으로서 달성된다. 각각의 반복에서, 선형 신호 및 왜곡을 포함하는 순방향 이득은 입력 x(nT) 및 출력 y(nT)로부터 추정된다.

특히, 도 2에 도시된 바와같이, 증폭기(110)의 RF 출력은 샘플링 결합기(200)에 의하여 샘플링되며, 샘플링된 아날로그 RF 신호는 종래의 하향 변환기 회로(202)에 의하여 아날로그 1, Q 신호로 하향 변환되어 복조된다. 시스템에서 아날로그 신호들의 상향 및 하향 변환 처리는 송신기(104)에서 하향 변환 회로(202) 및 상향 변환 회로에 대하여 동일한 국부 발진기를 사용함으로서 바람직하게 위상 동기된다. 아날로그 샘플링된 출력 신호는 종래의 아날로그-디지털 변환기(ADC) 회로(204)에 의형 디지털 신호로 변환된다. 아날로그-디지털 변환기 회로(204)의 출력은 시정렬 블록(206)의 입력과 시정렬되며, 이득 블록(208)의 입력으로서 동일한 정상 전력 및 샘플링율을 가지도록 정규화된다. 시정렬은 입력 및 출력 샘플들이 포착된후 배치 처리되기 때문에(실시간이 아님) 원인 제약들을 가지지 않는다. 입력 신호는 이하에서 상세히 기술된 신호 처리를 구현하는 적절하게 프로그래밍된 DSP에서 구현될 수 있는 순방향 이득 매핑(FGM) 회로 블록(210)에 제공된다(FGM 블록의 개략도는 도 4에 도시됨). 입력 간섭 신호 및 순방향 이득의 곱은 정규화된 출력 y(nT)/G_ave의 추정치를 제공한다(여기서, G_ave는 이하에서 정의된 공칭 이득이다). 추정된 및 측정된 출력들간의 차이, 즉

(nT)로 표시된 에러 신 호는 회로(212)로부터 출력된다. FGM 블록(210)으로서 동일한 또는 개별 DSP에서 구현될 수 있는 계수 추정기 처리 블록(214)은 최소평균 제곱 에러를 생성하는 계수 조절들을 획득하기 위하여 사용된다(계수 추정기 처리 블록(214)의 개략도는 도 7에 도시된다).

도 2의 실시예에 대한 적응형 디지털 전치왜곡 시스템 및 방법은 바람직하게 업데이트된 DPD 파라미터들을 제공함으로서 DPD(100)에 의하여 제공된 보상 신호들을 추정 및 정제하기 위하여 반복 방법을 바람직하게 사용한다. 각각의 반복은 (1) 관측 간격에서 입력 및 출력 샘플들을 포착하여 순방향 이득 에러를 추정하는 단계, (2) 누산된 순방향 이득 에러를 업데이트하는 단계, 및 (3) 요구된 DPD 파라미터들을 계산하는 단계를 포함한다. 반복의 타이밍은 도 3에 도시되어 있으며, 도 3은 관측 또는 데이터 포착 간격들(300) 및 계산 간격들(302)을 사용하는 배치 처리를 기술하며, 여기서 업데이트된 DPD 파라미터들이 계산된다.

도 2를 다시 참조하면, 반복 i와 연관된 관측 간격에서 입력 및 출력 샘플들이 획득된후에 순방향 이득 매핑 회로블록(210)내에서, 순방향 이득은 잔여 에러

(t)를 최소화하기 위하여 계산된다. 반복 i동안 순방향 이득 매핑은 FGM(i)에 의하여 표시된다. 누산된 순방향 이득 에러는 도 2에서 DPD(100)에 의하여 구현되는 전치왜곡 추정치를 업데이트하기 위하여 사용된다.

바람직한 실시예에서, 적정 DPD 동작의 추정치는 이하의 누산된 순방향 이득 에러의 역이다.

수식(1)

여기서, 0 < α < 1 및

은 이하에 기술된 역 동작을 지시한다. 시스템이 수렴함에 따라, 순방향 이득 매핑 FGM(i)은 단위원에 근접한다. 따라서, 수식(1)의 중요 양상들은 순방향 경로상의 누산된 이득 에러 및 실제 전치왜곡 DPD 동작을 획득하기 위하여 누산된 순방향 이득 에러의 역이다.

반복동안 순방향 이득 매핑은 다음과 같다.

수식(2)

여기서, G_err은 무메모리 이득 에러이며, G_mem은 메모리 기반 이득 에러이며, c₀은 G_err 및 G_mem간의 상관관계(계수 추정기(214)와 관련하여 이하에서 기술됨)에 의하여 영향을 받는 복소수 계수 가중치(거의 단위원)이다. FGM 회로(210)의 기능 블록들은 도 4에 도시되며 수식(2)을 구현한다. 특히, 도면부호 400에서 입력 신호는 3개의 신호 경로들에 제공된다. 제 1 신호 경로(402)는 가산기(410)에 입력 신호를 제공한다(선택적으로 적절한 지연을 가지고). 제 2 신호 경로는 무메모리 이득 에러 함수 블록(404), 곱셈기(408) 및 계수 저장부(406)를 포함하며, 이는 수식(20)의 제 2항을 구현되며 가산기(410)에 결과치를 제공한다. 제 3 신호경로는 수식(2)의 제 3항을 구현하고 출력을 가산기(410)에 제공하는 메모리 기반 이득 에러 함수 블록(412)을 포함한다. 순방향 이득 매핑을 사용하는 출력 신호의 추정치 는 다음과 같다.

수식(3)

여기서, G_ave는 이하의 수식(4)으로서 바람직하게 계산되는 평균 이득이다.

수식(4)

디지털 전치왜곡 이득은 이하와 같이 누산된 FGM의 역으로부터 획득된다.

수식(5)

여기서, H_err은 누산된 G_err(이하에 기술됨)의 역 매핑이며, H_mem은 이득 에러 누산된 메모리 기반 에러 이득G_mem(이하에 기술됨)의 역이다. 전치왜곡된 신호는 다음과 같다.

수식(6)

DPD(100)에서 수식(5)을 구현하는 기능 블록들은 도 5에 도시된다. 이들 기능 블록들은 도 1의 DPD 경로들(114, 116, 118)에 대응하며, 유사한 도면부호들이 도 5에서 사용된다.

다음에, G_err 및 H_err의 결정에 대한 상세한 설명들이 바람직한 실시예로 기술 될 것이다. 바람직한 실시예에서, 무메모리 보상은 복소수 에러 이득에 입력 신호 진폭을 매핑시키는 LUT를 사용하여 구현된다. 입력 진폭들의 범위는 고정된 수의 빈(bin)들로 양자화된다. 각각의 입력 샘플에 대하여, 적절한 빈이 식별되며, 대응하는 복소수 이득 에러는 입력 샘플을 변조하기 위하여 사용된다. 일반적으로, 복소수 이득 에러는 입력 신호 진폭에 따라 변화하며, 이에 따라 비선형 무메모리 파형이 생성된다.

LUT에 대한 인덱스는 다음과 같다.

수식(7)

여기서,

는 스케일 항이며, q는 오프셋이며, 라운드 {}는 최근접 정수를 식별하는 동작자이다. 빈 L의 중심 진폭은 다음과 같다.

수식(8)

무메모리 이득 에러를 모델링하는데 필요한 빈들의 수는 입력 신호 진폭 범위에서 이득 에러에 대한 변화들에 따른다. 일반적으로, 최근접 빈은 최대 입력 신호 진폭

에 근접한 중심 진폭을 가져야 한다. 이러한 경우들에서, 빈들의 수는 다음과 같다.

수식(9)

여기서, L_max는 빈들의 수이다.

의 선택은 L_max를 결정한다.

복소수 이득 에러 항들은 추정되어야 하는 계수들이다. 시정렬된 입력 및 출력 샘플들은 진폭에 기초하여 빈들로 그룹핑된다. 각각의 빈내에서, 평균 이득 에러가 계산된다. 빈 L에 대한 이득 에러는 다음과 같다.

수식(10)

여기서, W_L은 다음과 같은 수식(11)으로서 전형적으로 규정된 입력 진폭의 함수인 윈도우 항이다.

수식(11)

(수식11)에서 규정된 윈도우 항들은 전치왜곡 및 추정에서 사용된 빈들을 동일하게 만든다. 전치왜곡에 대하여, 작은

은 빈의 분리가 작아서 LUT와 연관된 양자화 잡음을 감소시키기 때문에 바람직하다. 불행하게도, 수식(10)의 추정치 정확도는 평균을 위하여 보다 작은 측정치들이 이용가능하기 때문에

(빈 크기)가 작을때 감소된다. 이는 인접 빈들에서 큰 변동들을 야기할 수 있다. 전치왜곡에서의 양자화 잡음 및 추정치에서의 잡음 민감도간의 교환은 양 블록들에 대하여 (수식11)을 사용할때 존재한다.

전치왜곡 양자화 및 추정 정확도를 분리하기 위하여, LUT는 바람직하게 평활화된다. 바람직한 방법은 빈 중심 공간과 중첩하는 추정치에 대하여 가중함수 W_L을 선택하는 것이다. 이러한 하나의 가중함수는 해닝 윈도우이다.

수식(12)

여기서,

는 해닝 윈도우의 폭을 제어한다.

^-1보다

/TT를 훨씬 크게 하면, 평활한 LUT 매핑이 야기된다.

빈 L에 대한 복소수 이득 에러 및 반복수 i는 G_err(L, i)로 표시된다. 빈 L에 대한 누산된 순방향 이득 에러는 다음과 같다.

수식(13)

여기서, N은 0 < α < 1에서 반복수이며, C₀ _(i)은 반복 i에 대한 복소수 계수 가중치이다. N의 큰 값들에 대하여, G_err(L,N)은 반복 프로세스가 수렴하는 경우에 0에 근접한다.

계수 C_0(i)은 무메모리 및 메모리 기반 파형들을 포함하는 이하에 기술된 추 정치 단계의 부분으로서 획득된다는 것에 유의해야 한다. 계수 C_0(i)은 순수 무메모리 시스템에 대하여 단위원이며, 단위원으로부터의 작은 편차들은 관심대상인 입력 신호 포맷에 대한 무메모리 및 메모리 기반 보상간의 상관관계로 인하여 발생한다.

신호를 전치왜곡하기 위하여 누산된 순방향 이득 에러를 반전시키는 필요성이 요구된다. 역은 바람직하게 다음과 같이 수행된다.

수식(14)

여기서, L_warped는 빈 L의 중심 진폭이 변화되는 것을 지시한다. 반전의 초기 단계는 빈들의 중심 진폭들을 왜곡시켜서 이득이 낮을때(G_err<0) 이를 압축하며 이득이 높을때(G_err>0) 이를 확장시키며, 즉

로 표시된 새로운 중심 진폭은 다음과 같이 된다.

수식(15)

중심 진폭들이 원래의 빈 인덱스 L과 동일하게 되도록 LUT 빈들을 재샘플링하기 위하여 보간법을 사용하는 것이 편리하다.

이득 대신에 이득 에러를 계산하면, 필요한 보상 신호보다 훨씬 크게되는 경향이 있는 입력 신호의 선형 부분을 양자화하지 않는 장점이 제공된다.

다음으로, 메모리 기반 보상 및 G_mem 및 H_mem의 결정에 대한 상세한 설명이 바람직한 실시예로 기술된다. 메모리 기반 보상은 메모리 기반 이득 에러들을 모델링하기 위하여 필터링된 비선형 모드들을 사용하여 바람직하게 달성된다. 필터링은 입력의 짝수차 비선형 모드들에 적용되며, 결과적인 신호는 기본 파형들을 획득하기 위하여 입력 신호에 의하여 변조된다.

수식(16)

여기서, 수식

은 기본 파형이며, β_k는 "메모리 기반 이득 에러 함수"로서 언급된 필터링된 짝수차 비선형 모드이다.

각각의 메모리 기반 이득 에러 함수는 다음과 같이 대역통과 필터링 및 비선형 모드의 차수에 의하여 정의된다.

수식 (17)

여기서 ω_p는 필터의 중심 주파수이며, m은 모드 차수이며, g_m(t)는 필터의 기저대역 커널이다. 기저대역 커널 및 중심 주파수들의 선택은 다음과 같이 기술된다.

주파수 ω_p 및 기저대역 커널의 선택은 왜곡 제거의 정확도에 영향을 미친다. 바람직한 실시예에서, 주파수들의 간격은 주어진 모드동안 고정되나 모드들사 이에서 다를 수 있다. 유사하게, 각각의 모드내에서 사용되는 기저대역 커널은 동일하나 일반적으로 이는 m의 값들사이에서 다르다.

예컨대, 제 2차 메모리 기반 이득 에러 함수를 고려한다.

수식(18)

각각의 주파수 ω_p에 대하여 개별 함수 β_{2, p}가 존재한다. 제 4차 이득 에러 함수는 다음과 같다.

수식(19)

일반적으로, 기저대역 커널들 g₂ 및 g₄는 다르며, g₄는 시영역내의 표준편차에 의하여 좁게된다. 더욱이, 이득 에러 함수의 세트는 더 많은 주파수들이 특정될 필요가 있기 때문에 g₂와 비교하여 g₄에 대하여 크다. 이는 비선형성의 차수가 증가할때 상호변조가 스펙트럼의 넓은 부분을 커버한다는 사실 때문이다. 결과로서, 수식(17)을 사용하여 고차 비선형 모드들을 보장하는데 더 많은 계산들이 요구된다.

대안적인 메모리 기반 이득 에러 함수들은 저차 이득 함수들을 사용하여 고차 비선형성들을 모델링하도록 정의될 수 있다. 예컨대, 수식(18)에 기술된 바와같이, 제 2차 이득 에러 함수들의 세트가 계산된다고 가정한다. 고차 이득 에러 함수들은 다음과 같이 획득될 수 있다.

수식(20)

저차 결과들의 재사용은 계산된 효율성을 상당히 개선시킨다.

본 메모리 기반 보상들의 일 장점은 사용된 이득 에러 함수들의 수가 스펙트럼 마스크 규정들(+ 마진)을 충족시키는 목표에서 요구된 바와같이 조절될 수 있다. 주파수 ω_p 및 기저대역 커널들 g_m의 선택은 주어진 전력 증폭기 및 입력 신호의 왜곡 제거 성능을 결정한다. 스펙트럼 마스크를 만족하는데 필요한 메모리 기반 이득 에러 함수들의 최소 수를 선택하는 것이 바람직하다.

이득 에러 함수들의 수 및 특성들을 선택할때 발생하는 트레이드 오프(trade off)이 존재한다. 예컨대, 이득 에러 함수들의 수를 과규정하면, 왜곡의 순방향 모델의 정확성을 향상시키나, 가중 계수들의 추정동안 문제들이 발생한다. 추정은 솔루션이 바람직하지 않거나 또는 매우 중요하기 때문에 더 곤란하게 된다.

비고유성의 경우를 고려한다. 균질 솔루션은 기본 파형들이 독립적이지 않기 때문에 존재한다. 제로 파형을 생성하는 비-제로 계수들에 대한 벡터 존재한다. 이러한 균질 계수 벡터는 순방향 이득 모델의 적합성에 영향을 미치지 않고 스케일 인자에 의하여 변경될 수 있으며, 이는 부가단계들이 계수 드리프트를 방지하기 위하여 사용되어야 하다는 것을 의미한다. 특히, 순방향 이득 모델에서 사용된 계수 벡터에 균질 계수 벡터의 기여를 최소화하는 것이 바람직하다. 계수 벡터 의 균일 모드를 제어하지 못하면, 계수들은 최대값들으로 증가하며, 이 지점에서 순방향 이득 모델은 무효로 될 것이다.

악성 조건은 앞서 언급된 문제점보다 덜 심각한 현상이며, 이득 에러 함수들의 수에 대한 과규정을 완화하기 때문이다. 솔루션이 악성 조건이 될때, 추정기는 순방향 이득 모델을 랜덤 잡음에 적합시키기 위하여 초과 자유도를 사용할 것이다(단지 결정적 상호변조 왜곡 대신에). 긴 간격이상, 랜덤 잡음 입력 신호의 비선형 모드들과 상관되지 않는다. 그러나, 관측 간격들이 너무 짧으면, 임의의 보상이 존재할 수 있으며 순방향 이득 모델의 계수 벡터에 (부적절하게) 포함될 것이다. 순방향 이득이 반전된후에, 다음의 전치왜곡은 전력 증폭기 성능을 저하시키는 잡음형 스펙트럼을 발생시킬 것이다.

악성 조건 및 비고유성과 연관된 문제점들을 방지하기 위하여, 메모리 기반 보상을 위한 최상의 이득 에러 함수들(기저대역 커널들 및 주파수들)을 선택하기 위하여 입력 신호 및 이의 스펙트럼 특성의 지식을 개발하는 것이 중요하다. 단일 캐리어의 경우에, 최상의 기저대역 커널은 비선형 모드의 차수 및 x(nT)를 생성하기 위하여 사용된 디지털 심볼들의 시간 간격 및 펄스 형상과 관련된다. 이는 Baastian의 함수와 같은 미사용 커널들을 발생시킬 수 있다. 간략화를 위하여, 바람직한 구현은 해닝 함수와 같은 단순한 커널을 선택하며, 관심대상인 비선형 모드의 차수 및 x(nT)에 적합한 대역폭을 획득하기 위하여 커널의 폭을 조절한다.

다중-캐리어 입력 파형의 경우에, 입력 x(nT)은 서로 대하여 주파수 오프셋된 두개 이상의 대역제한 캐리어들의 합이다. 개별 캐리어들의 대역폭은 선형 신 호들이 주파수에서 분리되도록 하는 주파수 오프셋보다 작다. 그러나, 복합 신호의 비선형 모드들은 입력신호의 원래의 대역폭 밖에서 나타나는 왜곡을 유발하는 캐리어들간의 상호변조를 포함한다. 상호변조 항들의 대역폭들 및 중심 주파수들은 캐리어들의 대역폭들 및 중심 주파수들로부터 계산될 수 있다. 메모리 기본 파형들을 생성하기 위하여 사용되는 필터들의 주파수 간격 및 기저대역 커널 대역폭들은 캐리어들간의 상호변조를 매칭시키도록 선택된다.

일반적으로, 다중-캐리어 경우는 최상의 메모리 기반 이득 에러 함수들을 선택할때 단일 캐리어 경우보다 더 중요하다. 다중 캐리어 입력 파형은 넓은 대역폭을 가지며, 전력 증폭기의 메모리 효과들과 연관된 저하는 넓은 대역폭들에서 현저하다.

본 발명의 DPD 방법에서, 기저대역 커널은 해닝 윈도우와 같은 단순한 커널 및 멀티-탭 FIR 필터(이하에서 논의되는 도 6에 도시됨)를 지정함으로서 적응된다. FIR 필터는 다른 크기로 각각 지연되고 계수들로 가중되는 해닝 필터링된 비선형 모드의 다중 버전들을 포함한다. 계수 가중치들을 조절하고 지연된 파형들을 합산하면, 적정 필터링이 수행된다. 개별 기본 파형으로서 각각의 지연된 모드를 처리하면, 계수들은 이하에 기술된 방법을 사용하여 직접 추정된다. 그러나, 순방향 링크 모델 측면에서 볼때, 해닝 윈도우 및 FIR 필터의 일련의 결합은 적응형 계층 윈도우를 생성하며, 여기서 FIR 계수들의 적응은 중심 주파수, 평균 지연, 및 윈도우의 대역폭을 약간 변경한다. 이는 자유도를 제약하여 랜덤 잡음의 효과를 충분히 최소화하면서 결정 왜곡을 정확하게 모델링하기에 충분한 융통성을 제공한다. FIR 필터내의 계수들의 수는 바람직하게 작으며(예컨대, 3개의 계수들이 도 6에 도시된다) 지연 간격은 바람직하게 해닝 윈도우 크기의 절반이다(N 샘플들은 도 6에 도시된다). 그러나, 지연 간격 및 계수들의 수는 순방향 모드의 부가 정밀도가 필요한 경우에 변경될 수 있다.

반복 i에서 메모리-기반 보상에 대한 순방향 이득 에러 모델은 다음과 같다.

수식(21)

여기서, c_k(i)는 반복 i에서 복소수 계수들이다. 인덱스 n,p가 기호법 수렴동안 k로 치환되었다. 복소수 계수들의 추정은 이하에서 기술된다. 누산된 순방향 이득 에러 계수는 다음과 같다.

수식(22)

여기서, 0 < α < 1이다. 프로세스가 수렴함에 따라, c_k(i)는 제로에 근접한다. 메모리 기반 전치왜곡은 누산된 순방향 계수들의 음으로서 다음과 같이 근사화된다.

수식(23)

다음으로, 도 6을 참조하면, DPD 회로(100)의 상세한 실시예가 기술된다. 도시된 바와같이, 도면부호 102에서 제공된 입력은 결합기(120)에 단순하게 연결될 수 있거나 또는 병렬 DPD 경로들에서 회로의 특정 구현에 따라 필요한 경우에 지연을 포함할 수 있는 제 1선형 신호경로(114)를 따라 제공된다. 입력신호는 도 1과 관련하여 앞서 기술된 바와같이 무메모리 보상 경로(116)에 제공된다. 무메모리 경로(116)에서, 입력은 입력 신호의 진폭에 대응하는 신호를 획득하고 앞서 기술된 무메모리 이득 에러 매핑을 제공하는 LUT 엔트리들을 인덱싱하기 위하여 상기 획득된 신호를 룩업 테이블(LUT)(604)에 제공하는 신호 진폭 검출기 회로(602)에 공급된다. 선택적으로, LUT를 인덱싱하기 위하여 사용되는 신호는 입력 신호의 진폭과 관련된 임의의 다른 적절한 신호, 예컨대 전력 신호 또는 입력 신호 진폭에 따라 단조 증가하는 임의의 함수일 수 있다. 룩업 테이블(604)에 저장된 계수들은 도 2와 관련하여 앞서 기술된 바와같이 적응형 실시예에서 계수 추정기 블록(214)로부터의 라인(608)을 따라 업데이트된 계수들을 수신하는 회로(606)에 의하여 주기적으로 업데이트될 것이다. LUT(604)의 출력은 가중된 출력을 제공하기 위하여 비휘발성 저장장치(612)로부터 복소수 계수(수식(13)과 관련하여 앞서 기술됨)를 수신하는 곱셈기(610)에 제공된다. 메모리(612)에 저장된 계수는 도 2와 관련하여 앞서 기술된 바와같이 적응형 실시예에서 라인(614)을 따라 주기적으로 업데이트될 수 있다. 곱셈기(61)의 출력은 합산 회로(122)에 디지털 전치왜곡 보상 신호의 고차 무메모리 기본 함수 성분을 제공하기 위하여 라인(618)을 따라 입력 신호를 수신하는 제 2곱셈기(616)에 제공된다.

입력(102)으로부터의 입력 신호는 메모리 기반 보상 DPD 경로(118)에 제공된다. 이력 신호는 입력 신호의 지폭의 전력에 대응하는 신호를 유도하는 신호 전력 검출기(620)에 제공된다. 특히, 기술된 바와같이, 회로(620)는 전력 신호 출력이 계층 필터 및 필터 출력에 의하여 동작되거나 또는 메모리 기반 이득 에러 함수가 입력 신호에 의하여 변조되는 입력 신호의 진폭의 제곱에 대응하는 전력 신호를 제공할 수 있다. 특히, 계층 필터는 고정 필터 커널 및 적응형 필터 계수들을 사용하는 멀티-탭 FIR 필터(625)를 사용하여 대역통과 필터링 동작을 제공하는 제 1고정 계수 필터(622)를 포함한다. 고정 계수 필터(622)는 해닝 필터 뱅크를 바람직한 실시예에서 포함할 수 있다. 해닝 필터 뱅크의 하나의 특정 실시예는 도 8과 관련하여 이하에 기술된다. 이러한 실시예에서, 필터 뱅크의 출력은 3개의 실제 신호들, 즉 사인, 코사인 및 DC 신호를 포함한다. 따라서, 도 6에서 사용된 해닝 필터의 실시예에서, 필터(622)의 출력은 비록 신호 라인이 설명을 용이하게 하기 위하여 도시될지라도 3개의 실제 신호들을 포함할 것이다. 선택적으로, 필터(622)의 출력은 단일 복소수 신호 또는 단일 실제 신호일 수 있다. 도시된 바와같이, 필터 뱅크(622)의 출력은 적응형 계수 필터(625)에 제공된다. 필터(625)의 제 1브랜치(626)는 라인(624)을 따라 필터 뱅크(622)의 출력을 수신하며, 라인(656)을 따라 제 3차 메모리 보상 신호 출력을 제공하기 위하여 적응형 계수 필터링 동작을 구현한다. 특히, 라인(624)상의 신호는 비휘발성 저장위치(634)로부터 제공된 복소수 필터 계수를 수신하는 곱셈기(632)에 제 1지연(628)을 통해 제공된다. 도 2와 관련하여 앞서 기술된 적응형 실시예에서, 저장 위치(634)의 복소수 계수는 계수 추정기 블록으로부터의 라인(636을 따라 주기적으로 업데이트된다. 유사하게, 라인(624)을 따르는 입력 신호는 복소수 계수들이 라인(648)을 따라 주기적으로 업 데이트되는 비휘발성 저장 위치(646)로부터 복소수 필터 계수를 수신하는 곱셈기(644)에 제공된다. 또한, 라인(624)을 따르는 신호는 복소수 필터 계수가 라인(642)을 따라 주기적으로 업데이트되는, 비휘발성 저장 위치(640)로부터 복소수 필터 계수를 수신하는 곱셈기(638)에 지연(630)을 통해 제공된다. 3개의 곱셈기들(632, 644, 638)의 출력들은 라인(654)을 따라 입력 신호를 수신하는 곱셈기(652)에 필터(626)의 출력을 제공하는 가산 회로(650)에 제공된다. 입력 신호에 의하여 변조된 필터링된 출력은 제 3차 메모리 보상 신호로서 라인(656)을 따라 제공된다.

선택적으로, 필터(625)는 추가 고차 메모리 보상 브랜치들(627)을 더 포함할 수 있다. 이러한 각각의 브랜치는 고차 메모리 보상 신호들, 예컨대 5차, 7 차 신호 등을 제공하기 위하여 입력 신호로 필터링 및 변조되는 입력 신호의 진폭에 대한 고차 전력들을 수신하는 적응형 FIR 필터를 바람직하게 포함한다. 필터(625)의 이들 고차 신호 브랜치들은 회로 블록(627)에 의하여 총괄적으로 기술된다. 특히, 곱셈기(658)는 필터(622)의 출력 및 신호 진폭의 전력을 수신하며, 멀티-탭 FIR 필터에 고차 출력 신호를 제공한다. 이러한 FIR 필터는 지연(660)으로부터의 지연된 신호 및 저장 위치(666)로부터의 복소수 계수를 수신하는 곱셈기(664), 저장 위치(678)로부터 복소수 계수들을 수신하는 곱셈기(676), 지연(662)으로부터 지연된 입력 신호를 수신하고 저장 위치(672)로부터 복소수 필터 계수들을 수신하는 곱셈기(670), 및 3개의 곱셈기들(664, 676, 670)의 출력을 수신하는 가산 회로(682)를 포함한다. 고차 필터 브랜치의 출력은 라인(688)을 따라 3+3m 고차 메모리 보상 신호를 제공하기 위하여 라인(686)을 따라 입력 신호를 수신하는 곱셈기(684)에 제공된다. 이러한 고차 FIR 필터는 적응형이며 계수 저장 위치들(666, 672, 678)은 라인들(668, 674, 680)을 따라 업데이트된 계수들을 각각 수신한다. 제 1차 및 고차 메모리 보상 신호들은 결합된 메모리 보상 신호를 제공하기 위하여 가산 회로(690)에서 결합된다. 이러한 결합된 메모리 보상 신호는 결합기(122)에 제공된다. 결합기(122)의 출력을 결합기(120)에 제공되며 출력으로서 전치왜곡된 입력신호를 제공하기 위하여 입력신호와 결합되는 결합된 무메모리 및 메모리 전치왜곡 보상 신호이다. 고정 계수 필터 및 적응형 계수 필터의 차수는 3차 모드들보다 높은 차수들을 결합하기 위하여 수식(20) 대신에 수식(19)의 사용으로 상호 교환될 수 있다. 따라서, 여기에서 사용된 바와같이, 이러한 필터들의 "직렬" 결합은 이러한 필터들의 오더링을 포함한다.

다음에, 계수 추정기 블록(214)의 동작에 대한 원리들은 도 7과 관련한 특정 구현에 후속한다. 계수들은 가중된 최소평균자승(LMS) 추정을 사용하여 바람직하게 계산된다. 샘플링된 에러 신호는 도 2에 도시된 바와같이 계산된다.

수식(24)

여기서, 출력 신호 y(nT)는 하향-변환되고, 샘플링된 다음에 도 2와 관련하여 앞서 기술된 바와같이 다항식에서 입력 신호 x(nT)와 매칭되도록 시정렬된다. 추정 에러는 다음과 같이 다시 쓰여질 수 있다.

수식(25)

여기서,

수식(26)

무메모리 기본 파형

은 다음과 같다.

수식(27)

그리고, 메모리 기본 파형들

은 어느 이득 에러 함수의 형식이 사용되는지에 따라 다음과 같은 수식들중 하나이다.

수식(28)

또는,

수식(29)

메모리 기반 계수들 c_k의 LMS 추정이

을 최소화한다.

예컨대, 3개의 기본 파형들은 메모리 기반 비선형성들 및 무메모리 기본 파형

을 보상하기 위하여 사용된다. 직접 LMS 추정은 이하에 기술된다. 측정치 들은 시간간격 [nT-n₀T, nT]에서 누산된다. 추정된 계수들은 다음과 같다.

수식(30)

여기서

이며,

수식(31)

이다.

LMS 추정기를 직접 구현할때의 하나의 문제점은 큰 에러 전력을 가진 스펙트럼의 부분들에 대하여 보상이 유리하게 이루어진다는 점이다. 불행하게, 이는 전형적으로 선형 신호를 반송하는 대역폭에 대응한다. 일반적으로, 관리 조절자들에 의하여 규정된 스펙트럼 방사에 대한 엄격한 검사 제한치는 선형 신호에 의하여 점유되는 대역폭의 밖에 있다. 가장 엄격한 방사 제한치를 가지는 스펙트럼의 부분들을 추정하는 것이 바람직하다.

추정을 바이어싱하기 위하여, 에러 신호 및 기본 파형들은 필터와 같이 선형 동작을 사용하여 수정된다. 계수들이 제약되기 때문에, f_linear()에 의하여 표시된 선형 동작자는 각각의 기본 파형에 개별적으로 적용될 수 있다(중첩을 이용함, 도 7 참조). 즉,

수식(32)

선형 동작의 예는 이하와 같이 커널 h_est(mT)이 관련 표준들에 의하여 규정된 바와같이 스펙트럼의 중요 부분들을 강조하는 FIR 필터이다.

수식(33)

IIR 필터들과 같은 다른 선형 동작들은 수식(32)에서 사용될 수 있다. 따라서, 스펙트럼의 특정 부분에서 왜곡 제거를 개선하기 위하여, 다음과 같은 수식이 수식(30)과 치환된다.

수식(34)

그리고,

수식(35)

필터링을 사용하여 스펙트럼의 선형 부분을 차단할때, 필터링된 기본 파형들의 일부 또는 모두가 제로(또는 제로에 근접함 수)인 위험성이 존재한다. 추정이 추정을 안정화하기 위하여 조절되는 것이 권고된다. 즉

수식(36)

여기서, R은 조절 매트릭스이며, c_{v, default}는 디폴트 계수 인자이다. R 및 c_{v, default}의 전형적인 구조는 다음과 같다.

수식(37)

그리고,

수식(38)

이다.

일반적으로, 매트릭스 R의 엘리먼트들은 매트릭스

의 대응하는 엘리먼트들과 비교하여 보통 작다. 그러나, 임의의 경우에, 무메모리 기본 파형의 계수 가중치가 단위원이되도록 r₀₀의 큰 값을 지정하는 것이 바람직하다.

특히 대역제한 입력 신호들에 대하여 추정 프로세스동안 무메모리 LUT의 계수들 및 메모리 기반 계수들간에 상호작용할 가능성이 존재한다. 이는 입력신호의 자기상관이 메모리 효과들과 연관된 지연 확산과 유사한 사실로 인하여 부분적으로 적합하다. 부적절한 형식으로 존재하는 경우에 상호작용은 메모리 계수들의 큰 절대값들 및 LUT의 상부 빈들을 시간에 따라 리플함으로서 특징지워진다. 이하에서는 무메모리 및 메모리 기반 계수 추정간의 상호작용을 감소시키는 구현에 대한 상세한 설명이 기술된다.

전술한 바와같이, c₀은 계수를 단위원으로 세팅하는 것 대신에 메모리 계수 추정에서 사용된다. 이는 c₀에 의하여 무메모리 보상을 분리함으로서 상호작용을 감소시킨다.

상호작용을 감소시키는 구현에 대한 다른 상세한 설명은 최대 입력 진폭보다 작은 LUT에 대한 입력 범위의 세부사항이다. 입력 진폭이 상부 빈을 초과하는 입력/출력 쌍들의 샘플링된 측정치들은 LUT 계수 추정에서 무시된다. 큰 피크들을 무시하면, 이득 에러 반전동안 문제가 될 수 있는 상부 빈에서의 LUT 이득 에러의 급격한 변화가 방지된다.

순방향 이득 에러 LUT의 반전은 또한 제약된다. 대부분의 경우에, 반전과 연관된 워핑은 빈들의 중심 진폭들을 압축한다. 이는 정의되지 않은 상부 빈들에서 반전 이득 에러들을 유지한다. 이러한 구현에서, 최대 입력 진폭보다 큰 임계치 진폭이 지정된다. 이러한 임계치 진폭에서, 누산된 순방향 이득 에러는 제로로 세팅된다. 원래의 빈 진폭들을 복원하도록 사용된 보간 단계동안, 워핑된 상부 빈 이상의 반전된 이득 에러들은 제로로 선형적으로 감쇠하는 값들로 채워진다. 감쇠 율은 최상부 빈의 워핑된 진폭 및 선택된 임계치 진폭간의 차이에 의하여 결정된다. 결과로서, LUT에 의하여 제공된 보상은 LUT 인덱스 범위를 초과하는 큰 입력에 대하여 감소하며, 이에 따라 보상은 메모리 기반 보상에 의하여 지배된다. 이는 LUT 및 메모리 기반 계수간의 상호작용을 방지한다.

누산된 이득 에러 LUT는 LUT 및 메모리 기반 계수들간의 상호작용들을 감소시키기 위하여 반전전에 각각의 반복동안 바람직하게 평활화된다. 평활화에 의하여 도입된 에러들은 반복 프로세스에 의하여 시간에 따라 감소된다. 정상상태 솔루션은 적정 평활화에 의하여 주로 영향을 받지 않으나, 계수들의 전이 동작은 양호하게 수행된다.

도 7를 참조하면, 계수 추정기 블록(214)의 특정 구현은 블록도로 기술된다. 도시된 바와같이, 계수 추정기 블록은 도 2 및 수식(24)과 관련하여 앞서 기술된 바와같이 라인(700)을 따르는 입력신호 및 라인(702)을 따르는 에러 신호를 입력들로서 수신한다. 라인(700)을 따라 제공된 입력 신호는 입력 신호의 진폭에 대응하는 신호를 유도하는 진폭 검출기(704)에 제공되며, 신호 진폭은 무메모리 룩업 테이블 순방향 이득 매핑 회로(706)를 인덱싱하도록 사용된다. 그 다음에, 룩업 테이블(706)의 출력은 무메모리 기본 함수를 출력으로서 제공하기 위하여 곱셈기(708)에서 입력 신호와 혼합된다. 이러한 무메모리 기본 파형은 수식(33)과 관련하여 앞서 기술된 FIR 필터를 포함할 수 있는 필터(712)에 제공된다. 앞서 유의된 바와같이, 다른 적절한 선형 동작자들은 IIR 필터를 포함하여 사용될 수 있다. 입력 신호 아날로그 라인(700)은 메모리 기반 기본 파형들을 제공하는 메모리 기반 기본 파형 생성기에 제공되며, 파형들중 N 개의 파형은 도 7에 기술된다. 회로(710)의 특정 실시예는 이하에기술된 도 10에 기술된다. 파형 생성기(710)로부터의 출력 메모리 기반 파형들은 수식(33)과 관련하여 앞서 기술된 FIR 필터들 또는 IIR 필터들을 포함하는 다른 적절한 선형 동작자들을 바람직하게 포함할 수 있는 각각의 필터 블록들(714-1 내지 714-N)에 제공된다. 필터(716)는 입력(702)에 제공된 에러 신호에 대하여 FIR 또는 다른 적절한 선형 동작을 유사하게 제공한다. 필터들의 출력들은 앞서 기술된 최소평균자승 처리를 사용하여 계수들에서 에러들을 결정하는 순방향 이득 매핑 에러 계수 추정기 블록(718)에 제공된다. 그 다음에, 계수 에러값은 이전에 기술된 바와같이 라인(216)을 따라 DPD(100)에 제공되는 업데이트된 보상 계수들을 제공하기 위하여 계수 에러들을 사용하는 업데이트 블록(720)에 제공된다.

도 8을 지금 참조하면, 해닝 필터 뱅크(622)의 바람직한 실시예는 블록도로 기술된다. 도시된 바와같이, 필터 뱅크는 3개의 개별 필터링 동작들을 제공하는 3개의 신호 경로들로 분리되는 입력(802)의 입력 전력 신호를 수신한다. 특히, 제 1대역통과 필터(804) 및 제 2대역통과 필터(806)는 전력 신호에 대하여 고역 및 저역통과 필터링 동작을 제공한다. 제 1 및 제 2 대역통과 필터들의 출력들은 교차 연결된 합산회로(810, 816), 인버터(814) 및 90도 위상 회전회로(818)를 사용함으로서 코사인 및 사인 신호 출력을 라인들(812, 820)을 따라 생성하기 위하여 사용된다. 저역통과 필터(808)는 전력신호의 DC 성분을 통과시키며 이를 라인(822)을 통해 출력으로서 제공한다. 해닝 필터의 앞의 구현에 의하여 제공된 전력 엔벨로 프 스펙트럼의 결과적인 형식은 입력 전력 신호로부터 유도된 3개의 개별 가우시안 출력 신호들을 도시하는 도 8에 기술된다. 추가 대역통과 필터링이 입력 전력신호로부터 유도된 추가 가우시안 출력신호들을 제공하기 위하여 사용될 수 있다는 것이 인식되어야 한다.

다음에, 도 10을 참조하면, 도 7에 도시된 메모리 기반 기본 파형 생성기(710)의 바람직한 실시예는 개략도로 기술된다. 도시된 바와같이, 회로는 해닝 필터 뱅크(1004)에 전력 신호출력을 제공하는 단일 전력 검출기(1002)에 제공된 입력 신호를 라인(1000)을 따라 수신한다. 도 10의 구현은 바람직하게 도 8과 관련하여 기술된 것과 같은 해닝 필터 뱅크를 바람직하게 사용할 수 있으며, 필터 뱅크(1004)의 출력은 3개의 실제 신호들, 특히 기술된 바와같이 라인들(1006, 1008, 1010)을 따라 제공된 사인, 코사인 및 DC 신호를 포함한다. 해닝 필터 뱅크(1004)의 출력들은 입력신호들에 대하여 필터링 동작을 제공하며 기술된 바와같이 각각의 기본 파형들을 출력으로서 제공하는 3개의 개별 FIR 필터들에 제공된다. 각각의 필터의 동작이 동일하기 때문에, 단지 제 1필터만이 기술될 것이다. 기술된 바와같이, 필터는 입력 신호를 수신하는 곱셈기(1014)에 출력을 제공하고 제 1메모리 기본 파형을 제공하는 지연(1012)을 가진 제 1필터 브랜치, 입력 신호를 수신하는 곱셈기(1016)에 라인(1006)을 통해 신호를 제공하고 제 2 메모리 기본 파형 출력을 제공하는 제 2필터 브랜치, 및 입력신호를 수신하는 곱셈기(1020)에 출력을 제공하고 기술된 바와같이 제 3 메모리 기본 파형을 출력으로서 제공하는 제 2 필터 브랜치를 포함한다. 비록 9개의 메모리 기본 기능들이 도 10에 도시될지라도, 추가 기 본 기능들 또는 이 이하의 기능들이 사용될 수 있다.

대안 실시예에서, 앞서 기술된 적응형 계수 추정기 기능은 계수 추정기 블록(214)의 기능과 함께 적절하게 프로그래밍된 DSP에서 구현되는 전치왜곡 계수 리스트들 및 연관된 리스트 관리 프로그램을 사용할 수 있다. 디지털 전치왜곡에 대한 최상의 계수들은 평균 입력 진폭(또는 전력), 온도, 입력 포맷(활성 캐리어들의 수 및 주파수), 및 다른 측정가능 입력 또는 환경 크기들에 따라 변화한다. 앞서 기술된 방법에서, 최적 계수들의 변화들은 시스템의 적응 성능에 의하여 추적된다. 그러나, 과거 성공적인 계수 벡터들의 리스트를 형성함으로서 환경 크기 및 입력과 과거 성공적인 계수를 상관시키는 것이 가능하며, 계수 벡터들의 각각에는 속성 벡터가 할당된다. 속성 벡터는 입력 진폭, 입력 포맷, 온도 및 다른 측정가능 입력 또는 환경 크기들을 포함하는 다차원 인덱스로서 작용한다. 입력 또는 환경 크기의 변화들이 전치왜곡 성능을 저하시키기에 충분히 클때, 새로운 계수 벡터는 현재의 측정된 속성값들에 가장 근접한 속성 벡터를 가진 리스트로부터 검색된다. 반복 프로세스는 초기 시작 점으로서 새로운 계수 벡터를 사용한다. 이러한 리스트 방법은 순방향 보상과 관련하여 2004년 1월 21일에 출원된 미국특허 출원번호 10/761,788호 및 적응형 전치왜곡 선형화에 관한 미국특허 출원번호 제10/889,636호에 개시되며, 이들 출원들은 여기에 참조문헌으로서 통합된다. 특히, 전치왜곡 계수들의 리스트를 형성하는 단계 및 관리하는 단계를 포함하여 미국특허 출원번호 제10/889,636호에 기술된 기능들은 직접 사용될 수 있다.

전치왜곡 계수 리스트를 형성할때, 무메모리 LUT 엔트리들 또는 메모리 기반 계수들(계수 c₀ 포함)을 포함하는 모든 계수들을 저장하는지의 여부가 선택되어야 한다. 무메모리 LUT 엔트리들은 수식(36)의 조절이 공격적으로 적용될때 덜 변화하는 경향이 있으며, 이러한 경우에 단지 메모리 기반 계수들만이 저장될 필요가 있다.

전치왜곡 계수 리스트를 사용할때, 두개의 속성 벡터들의 유사성 및 두개의 계수 벡터들의 유사성을 판단하는 거리 측정치들을 지정하는 것이 필요하다. 속성 거리 측정은 앞서 논의된 미국특허 출원번호 제10/889,636호(그리고 미국특허 출원번호 제10/761,788호)에 기술된다. 계수 거리 측정은 리던던트 엘리먼트들(속성 및 계수 벡터 쌍들)을 식별하여 제거하는 두개의 전정 프로세스들중 한 프로세스에서 사용된다. 계수 거리 측정은 메모리 LUT 및 메모리 계수들을 포함할 수 있으나, 거리가 단순화를 위하여 메모리 계수 차이들만에 기초하는 것이 권고된다.

디지털 전치왜곡 보상의 품질을 결정하기 위한 측정방법을 지정하고 보상이 성공적일때를 결정하기 위한 임계치를 지정하는 것이 필요하다. 보상 품질은 이상적으로 관리국들에 의하여 규정된 관련 특정 마스크와 관련된다. 성공적인 보상은 충분한 마진을 가진 마스크 요건들을 만족한다. 그러나, 잔여 제곱 에러 (

, 여기서

는 예상값을 지시함) 또는 나머지 제곱 필터링된 에러

의 함수로서 보상 품질을 지정하는 것이 용이하며, 이들은 추정 프로세스동안 계산된다. 이들 잔여 에러들은 전형적으로 입력 신호 전력(또는 다른 입력 측정치)에 의하여 정규화된다. 주어진 반복동안 순방향 이득 에러 계수들(누 산된 순방향 이득 에러가 아님)은 반복 프로세스가 최적 값으로 수렴함에 따라 상기 계수들이 보상품질을 판단하기 위하여 사용될 수 있다. L₂ 또는 L_inf 노름들은 순방향 이득 에러 계수들에 적용될 수 있으며, 보상이 성공적인지를 결정하기 위하여 선택된 임계치와 비교된다.

따라서, 본 발명은 하기와 같은 다수의 특징들 및 장점들을 가진 디지털 전치왜곡 시스템 및 방법으로서, LUT 양자화 현상들을 최소화하기 위하여 이득 에러 보상을 사용하고; 다항식 메모리 기반 보상과 무메모리 LUT 보상을 결합하며; 랜덤 신호 프로세스들(잡음 플로어를 증가시키므로 바람직하지 않음)의 모델링을 부적절하게 시도하는 불량한 자유도를 도입하지 않고 결정적 왜곡을 보상할 수 있는 적응 필터 구조를 생성함으로서 메모리 기반 보상을 개선하기 위하여 계층 필터링을 사용하며; 저차수 메모리 결과치들을 재사용하여 계산 효율성을 강화함으로서 고차수 메모리 보상을 구현하며; 스펙트럼의 다른 부분들에 더 정확한 보상을 제공하기 위하여 가중되는 최소평균자승 방법을 사용하여(일반적으로 관리국들에 의하여 규정된 스펙트럼 마스크 제한치들을 반영하는 스펙트럼 가중을 사용하여) 계수들을 추정하며; LUT 및 반응성 메모리 모듈들간의 부적절한 상호작용이 LUT 반전시 LUT 평활화 및 이득 에러 제한을 사용하여 방지되는, 디지털 전치왜곡 시스템 및 방법을 제공한다.

비록 특정 실시예 및 구현이 상세히 기술되었을지라도, 이들이 본 발명을 제한하지 않고 여러 변형들을 구현할 수 있다는 것이 당업자에게 명백할 것이다.

Claims

디지털 입력 신호를 수신하고 전치왜곡된 디지털 신호를 출력하는 디지털 전치왜곡기로서,

상기 디지털 입력신호를 수신하도록 연결된 입력;

상기 입력에 연결된 제 1 신호경로;

상기 제 1 신호 경로와 병렬로 상기 입력에 연결되며, 제 1 전치왜곡 신호를 제공하는 제 1 디지털 전치왜곡기 회로를 포함하는 제 2 신호경로를 포함하는 제 2 신호 경로로서, 상기 제 1 디지털 전치왜곡기 회로는 상기 디지털 입력신호의 크기(magnitude)와 관련된 신호를 제공하는 검출기 및 상기 디지털 입력신호의 크기과 관련된 상기 신호에 의하여 인덱싱된 이득 에러 보정들의 룩업 테이블을 포함하는, 상기 제 2 신호 경로;

상기 제 1 및 제 2 신호경로와 병렬로 상기 입력에 연결되며, 상기 입력 신호에 대하여 다항식 기반 전치왜곡 동작(polynomial based predistortion operation)을 수행하고 제 2 전치왜곡 신호를 제공하는 제 2 디지털 전치왜곡기 회로를 포함하는 제 3 신호경로; 및

전치왜곡된 디지털 출력 신호를 제공하기 위하여 상기 제 1 및 제 2 디지털 전치왜곡기 회로들의 출력들과 상기 제 1 신호경로의 출력을 수신 및 결합하는 결합기 회로를 포함하는, 디지털 전치왜곡기.
제 1항에 있어서, 상기 제 2 디지털 전치왜곡기 회로는 직렬로 연결된 고정 계수 필터 및 적응형 계수 필터를 포함하는, 디지털 전치왜곡기.
제 1항에 있어서, 상기 룩업 테이블은 상기 디지털 입력신호의 최대 크기보다 작은 최대 인덱스 범위를 가지는, 디지털 전치왜곡기.
제 2항에 있어서, 상기 제 2 디지털 전치왜곡기 회로의 상기 고정 계수 필터는 해닝 필터(Hanning filter)를 포함하는, 디지털 전치왜곡기.
제 2항에 있어서, 상기 제 2 디지털 전치왜곡기 회로는 상기 입력신호의 크기의 전력에 대응하는 신호를 제공하는 회로를 더 포함하며, 상기 고정 계수 필터는 상기 입력신호의 크기의 전력에 대응하는 상기 신호에 대하여 대역통과 필터링 동작을 수행하는, 디지털 전치왜곡기.
제 5항에 있어서, 상기 제 2 디지털 전치왜곡기 회로는 상기 입력신호로부터 3차 전치왜곡 신호를 제공하는, 디지털 전치왜곡기.
제 6항에 있어서, 상기 제 2 디지털 전치왜곡기 회로는 상기 입력신호로부터 하나 이상의 3+2m 차(order) 전치왜곡 신호들을 더 제공하며, 상기 m은 정수인, 디지털 전치왜곡기.
제 2항에 있어서, 상기 제 2 디지털 전치왜곡기 회로의 상기 적응형 계수 필터는 필터 입력을 수신하여 이를 적어도 3개의 적응형 필터 계수들과 동작하는 적어도 3개의 곱셈기들을 포함하는, 디지털 전치왜곡기.
제 2항에 있어서, 상기 제 2 디지털 전치왜곡기 회로의 상기 적응형 계수 필터는 상기 고정 계수 필터의 출력을 필터 입력으로서 수신하는, 디지털 전치왜곡기.
디지털 입력신호를 수신하고 디지털 전치왜곡 보상신호를 출력하는 디지털 전치왜곡 회로로서,

상기 디지털 입력신호를 수신하는 입력;

상기 입력에 연결되고, 상기 입력신호의 크기의 전력에 대응하는 디지털 전력 신호를 제공하는 신호 전력 검출기 회로; 및

상기 신호 전력 검출기 회로에 연결되고, 상기 디지털 전력 신호에 대하여 필터링 동작을 제공하며, 직렬여 연결된 고정 계수 필터 뱅크 및 적응형 계수 필터 뱅크를 포함하는 계층 필터를 포함하며, 상기 계층 필터 뱅크의 출력은 디지털 전치왜곡 보상신호로서 제공되는, 디지털 전치왜곡 회로.
제 10항에 있어서, 상기 고정 계수 필터 뱅크는 제 1, 제 2 및 제 3 대역제 한 전력신호들을 제공하기 위하여 상기 디지털 전력 신호에 대해 동작하는 적어도 제 1, 제 2 및 제 3 대역통과 필터들을 포함하는, 디지털 전치왜곡 회로.
제 10항에 있어서, 상기 제 1, 제 2 및 제 3 대역제한 전력신호들은 사인, 코사인 및 상기 디지털 전력신호로부터 유도된 DC 신호들을 포함하는, 디지털 전치왜곡 회로.
제 10항에 있어서, 상기 고정 계수 필터 뱅크는 해닝 필터를 포함하는, 디지털 전치왜곡 회로.
제 10항에 있어서, 상기 적응형 계수 필터 뱅크는 적어도 3개의 적응 계수들의 소스를 포함하는, 디지털 전치왜곡 회로.
제 10항에 있어서, 상기 디지털 전력신호는 상기 입력신호 크기의 2차 전력을 포함하며, 상기 디지털 전치왜곡 회로는 상기 적응형 계수 필터 뱅크의 출력을 수신하고 또한 상기 입력신호를 수신하도록 연결된 곱셈기를 더 포함하며, 상기 곱셈기는 상기 디지털 전치왜곡 보상신호로서 3차 신호를 출력하는, 디지털 전치왜곡 회로.
제 15항에 있어서, 상기 디지털 전력 신호는 상기 입력신호 크기의 높은 짝 수차 모드들(higher even order modes)을 더 포함하며, 상기 디지털 전치왜곡 회로는 상기 디지털 전치왜곡 보상신호를 포함하는 높은 홀수차 신호들을 출력하는, 디지털 전치왜곡 회로.
적응적으로 선형화된 전송 시스템으로서,

디지털 입력신호를 수신하는 입력;

상기 입력에 연결되고, 상기 디지털 입력 신호를 수신하고, 전치왜곡된 디지털 신호를 출력하며, 상기 전송 시스템의 메모리 효과들을 보상하기 위하여 직렬로 연결된 고정 계수 필터 및 적응형 계수 필터를 가지는 계층 필터를 포함하는 디지털 전치왜곡기;

상기 디지털 전치왜곡기의 전치왜곡된 디지털 신호출력을 수신하고, 아날로그 신호를 제공하는 디지털-아날로그 변환기;

상기 디지털-아날로그 변환기로부터 상기 아날로그 신호를 수신하고 이를 RF 아날로그 신호로 변환하는 상향 변환기(up converter);

상기 RF 아날로그 신호를 수신하고 증폭된 RF 출력신호를 제공하는 전력 증폭기;

상기 전력 증폭기로부터의 상기 아날로그 RF 출력신호를 샘플링하도록 연결된 출력 샘플링 결합기;

상기 출력 샘플링 결합기에 연결되며, 상기 샘플링된 RF 출력신호를 상기 RF 출력신호를 나타내는 디지털 샘플링된 신호로 변환하는 아날로그-디지털 변환기 및 하향 변환기를 포함하는 피드백 회로 경로;

상기 입력신호를 수신하도록 연결되며, 상기 입력 신호에 대한 상기 디지털 전치왜곡기 및 전력 증폭기의 효과 모델을 제공하는 순방향 이득 매핑 회로;

상기 피드백 회로 경로부터 디지털 샘플링된 신호 및 상기 순방향 이득 매핑 회로의 출력을 수신하도록 연결되며, 상기 신호들간의 차이로부터 디지털 에러 신호를 제공하는 에러 생성기 회로; 및

상기 디지털 입력신호 및 상기 디지털 에러신호를 수신하도록 연결되고, 상기 디지털 전치왜곡기의 상기 적응형 필터에 업데이트된 전치왜곡 계수들을 제공하는 적응형 계수 추정기 회로를 포함하는, 적응적으로 선형화된 전송 시스템
제 17항에 있어서, 상기 고정 계수 필터는 대역통과 필터를 포함하는, 적응적으로 선형화된 전송 시스템
제 17항에 있어서, 상기 고정 계수 필터는 해닝 필터를 포함하는, 적응적으로 선형화된 전송 시스템
제 18항에 있어서, 상기 계수 추정기 회로는 상기 입력신호 크기의 전력에 대응하는 전력신호를 제공하는 신호 전력 검출기를 포함하는 메모리 기본 파형 생성기 회로, 및 전력신호에 대해서 동작하고 복수의 기본 파형들을 제공하는 제 2필터와 직렬로 연결된 대역통과 필터를 포함하는 계층 필터를 포함하는, 적응적으로 선형화된 전송 시스템
제 20항에 있어서, 상기 계수 추정기 회로는 각각의 기본 파형들을 수신하여 이에 대해 동작하는 복수의 대역통과 필터들을 더 포함하는, 적응적으로 선형화된 전송 시스템
제 21항에 있어서, 상기 계수 추정기 회로는 상기 적응형 필터 계수들의 에러들을 계산하기 위하여 상기 복수의 필터들의 출력에 연결되는 에러 계수 추정기를 더 포함하는, 적응적으로 선형화된 전송 시스템
제 22항에 있어서, 상기 계수 추정기 회로는 상기 적응형 필터 계수들의 에러들로부터 상기 업데이트된 필터 계수들을 결정하는 계수 업데이트 회로를 더 포함하는, 적응적으로 선형화된 전송 시스템
제 20항에 있어서, 상기 순방향 이득 매핑 회로 및 상기 계수 추정기 회로는 프로그래밍된 디지털 신호 프로세서로 구현되는, 적응적으로 선형화된 전송 시스템
RF 전력 증폭기를 포함하는 전송 시스템에서 메모리 효과 왜곡을 보상하기 위하여 디지털 입력 신호를 디지털적으로 전치왜곡하는 방법으로서,

디지털 입력신호를 수신하는 단계;

상기 입력신호의 크기의 전력에 대응하는 디지털 전력신호를 유도하는 단계;

제 1필터링된 신호를 제공하기 위하여 필터 계수들의 제 1세트를 사용하는 제 1 필터링 동작을 상기 디지털 전력신호에 대해 수행하는 단계;

제 2필터링된 신호를 제공하기 위하여 필터 계수들의 제 2세트를 사용하는 제 2필터링 동작을 상기 제 1필터링된 신호에 대해 수행하는 단계를 포함하며, 상기 필터 계수들의 상기 제 1 및 제 2 세트중 하나는 적응형이며, 상기 필터 계수들의 다른 세트를 고정형이며; 및

상기 제 2 필터링된 신호로부터 전치왜곡 보상신호를 제공하는 단계를 포함하는, 전치왜곡 방법.
제 25항에 있어서, 상기 제 1필터링 동작을 수행하는 단계는 고정 해닝 커널을 사용하여 상기 디지털 전력 신호를 동작하는 단계를 포함하는, 전치왜곡 방법.
제 25항에 있어서, 상기 제 1 필터링된 신호는 별도의 사인, 코사인 및 DC 성분들을 포함하는, 전치왜곡 방법.
제 25항에 있어서, 상기 제 2필터링된 신호로부터 전치왜곡 보상신호를 제공하는 단계는 상기 전치왜곡 보상신호로서 3차 신호를 제공하기 위하여 상기 입력신호와 상기 제 2필터링된 신호를 곱하는 단계를 포함하는, 전치왜곡 방법.
제 25항에 있어서, 상기 전송 시스템의 출력을 샘플링하는 단계;

상기 입력신호에 대해 동작하는 상기 전송 시스템 이득을 모델링하는 단계;

상기 샘플링된 출력 및 모델링된 출력으로부터 에러를 결정하는 단계; 및

상기 에러를 사용하여 상기 적응형 필터 계수를 업데이트하는 단계를 포함하는, 전치왜곡 방법.
제 29항에 있어서, 상기 입력신호에 대해 동작하는 상기 전송 시스템 이득을 모델링하는 단계는 상기 전송 시스템의 증폭기로부터의 왜곡 효과 및 필터링 동작을 모델링하는 단계를 포함하는, 전치왜곡 방법.