KR20070000212A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 유효한 채널의 길이 및 폭을 확보하는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 반도체 기판에 형성된 제1 리세스부, 상기 제1 리세스부 하단에 형성되고, 상기 제1 리세스부 보다 폭이 넓게 형성된 제2 리세스부 및 상기 제1 리세스부와 제2 리세스부를 매립하고, 상기 기판 상에 형성된 게이트 전극을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 절연막을 증착하는 단계, 상기 절연막과 상기 기판을 선택적 식각하여 상기 기판에 제1 리세스부를 형성하는 단계, 상기 제1 리세스부 측벽에 스페이서를 형성하는 단계, 상기 제1 리세스부 하단에 방향성 식각 공정을 수행하여, 상기 제1 리세스부 보다 폭이 넓은 제2 리세스부를 형성하는 단계 및 상기 제1 리세스부와 제2 리세스부에 게이트 절연막과 게이트 전도막을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 레이아웃 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 회로의 선폭은 0.1㎛ 이하로 축소되고 있으며, 70nm 이하까지도 요구되고 있다. 이러한 축소된 디자인 룰에 의해 채널의 길이가 점점 더 짧아지고 있으며, 이것은 리프레시 타임(Refresh Time)을 감소시키는 결과를 초래하게 된다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
도 1을 참조하여, 반도체 기판(101)에 활성영역과 소자분리영역을 정의하는 소자분리막을 형성한다.
상기 소자분리막은 STI(Shallow Trench Isolation) 공정을 통해 상기 기판에 트렌치를 형성한 후, 버퍼 산화막, 절연용 질화막, 라이너 산화막을 순차적으로 증착한 후, HDP 산화막을 CVD(Chemical Vapor Deposition) 방식으로 상기 트렌치를 매립한 후, 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 평탄화 한다.
이어서, 상기 트렌치를 제외한 상기 기판 상의 버퍼 산화막, 절연용 질화막, 라이너 산화막을 제거하여 소자분리막을 형성한다.
이어서, 상기 기판 상에 게이트 절연막(102)과 게이트 전도막(103)을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극(104)을 형성한다.
이어서, 상기 게이트 전극(104) 양측에 노출된 기판에 소스/드레인영역(105)을 형성한 후, 상기 게이트 전극(104) 양측벽에 스페이서(106)를 형성한다.
그런데, 종래와 같이 트랜지스터를 형성하게 되면, 유효한 채널(Chanel)의 길이(Length) 및 폭(Width)을 확보하는데 한계가 있다.
또한, 채널의 도핑 농도의 증가로 전자(Electron)의 이동성(Mobility)이 감소되어 충분한 채널 전류(Channel Current)를 확보하지 못하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 유효한 채널의 길이 및 폭을 확보하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 반도체 기판에 형성된 제1 리세스부, 상기 제1 리세스부 하단에 형성되고, 상기 제1 리세스부 보다 폭이 넓게 형성된 제2 리세스부 및 상기 제1 리세스부와 제2 리세스부를 매립하고, 상기 기판 상에 형성된 게이트 전극을 구비하는 반도체 소자가 제공된다.
또한, 반도체 기판 상에 절연막을 증착하는 단계, 상기 절연막과 상기 기판을 선택적 식각하여 상기 기판에 제1 리세스부를 형성하는 단계, 상기 제1 리세스부 측벽에 스페이서를 형성하는 단계, 상기 제1 리세스부 하단에 방향성 식각 공정을 수행하여, 상기 제1 리세스부 보다 폭이 넓은 제2 리세스부를 형성하는 단계 및 상기 제1 리세스부와 제2 리세스부에 게이트 절연막과 게이트 전도막을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 2a에 도시된 바와 같이, 반도체 기판(201)에 활성영역과 소자분리영역을 정의하는 소자분리막(202)을 형성한다.
상기 소자분리막(202)은 STI(Shallow Trench Isolation) 공정을 통해 상기 기판에 트렌치를 형성한 후, 버퍼 산화막, 절연용 질화막, 라이너 산화막을 순차적으로 증착한 후, HDP 산화막을 CVD(Chemical Vapor Deposition) 방식으로 상기 트렌치를 매립한 후, 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 수행하여 평탄화 한다.
이어서, 상기 트렌치를 제외한 상기 기판 상의 버퍼 산화막, 절연용 질화막, 라이너 산화막을 제거하여 상기 소자분리막(202)을 형성한다.
이어서, 상기 소자분리막(202)이 형성된 기판 상에 절연막(203)을 증착한다.
상기 절연막(203)은 후속 식각 공정시 상기 반도체 기판(201)의 표면을 보호하는 역할을 한다.
이어서, 상기 절연막(203)이 증착된 기판 상에 일부 영역을 오픈하는 포토레지스트 패턴(204)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 포토레지스트 패턴(204)을 식각 장벽으로 상기 절연막(203)과 상기 기판을 식각하여 상기 기판에 제1 리세스부를 형성한다.
이어서, 상기 제1 리세스부가 형성된 기판 상에 스페이서용 절연막을 증착한 후, 식각하여 상기 제1 리세스부의 내측벽에 스페이서(205)를 형성한다.
이어서, 상기 기판 표면의 이물질을 제거하기 위하여 열처리 공정을 수행한다.
이때, 상기 열처리 공정은 수소 분위기에서 공정 온도가 800~1000℃인 것이 바람직하다.
다음으로, 도 2c에 도시된 바와 같이, 상기 제1 리세스부의 하부에 노출된 기판에 방향성 식각 공정을 수행하여 상기 제1 리세스부 보다 폭이 넓은 제2 리세스부를 형성한다.
이때, 상기 기판의 실리콘 격자 구조에 의해 가로축이 넓은 형태를 갖는다.
또한, 상기 방향성 식각 공정은 공정 압력이 2~200Torr이고, 공정 시간이 0.5~60분이며, 공정 온도가 700~1000℃인 것이 바람직하고, 유량이 0.1~1slm인 HCl 가스와 유량이 10~50slm인 H2 가스의 혼합가스를 이용하여 식각하는 것이 바람직하다.
다음으로, 도 2d에 도시된 바와 같이, 상기 스페이서(205)와 절연막(203)을 제거한 후, 상기 제1 리세스부와 제2 리세스부에 게이트 절연막(206)과 게이트 전도막(207)을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극을 형성한다.
즉, 본 발명에서는 RCAT(Recessed Channel Array Transistor) 구조를 갖는 반도체 소자를 형성하되, 상기의 RCAT 구조를 갖는 반도체 소자보다 채널 길이가 더 긴 반도체 소자를 형성하기 위해 상기 제1 리세스부의 하단부에 방향성 식각 공정을 통해 상기 제1 리세스부 보다 폭이 넓은 제2 리세스부를 형성한다.
따라서, 후속 공정으로써, 상기 제1 리세스부와 제2 리세스부에 매립되게 게이트 전극을 형성하여, 채널 길이가 긴 트랜지스터를 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 채널의 길이가 긴 트랜지스터를 형성하기 위하여 제1 리세스부를 형성한 후, 상기 제1 리세스부의 하단부에 방향성 식각 공정을 통해 상기 제1 리세스부 보다 폭이 넓은 제2 리세스부를 형성하고, 상기 제1 리세스부와 제2 리세스부가 매립되도록 게이트 전극을 형성한다.
따라서, 채널의 길이가 제1 리세스부 및 제2 리세스부 만큼 길어지기 때문에 리프레쉬 타임(Refresh Time)을 개선하는 효과를 갖는다.
또한, 상기 방향성 식각 공정은 플라즈마 공정이 아니어서, 플라즈마 공정에 의한 기판의 데미지를 미연에 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 소자분리막
206 : 게이트 절연막 207 : 게이트 전도막

Claims (6)

  1. 반도체 기판에 형성된 제1 리세스부;
    상기 제1 리세스부 하단에 형성되고, 상기 제1 리세스부 보다 폭이 넓게 형성된 제2 리세스부; 및
    상기 제1 리세스부와 제2 리세스부를 매립하고, 상기 기판 상에 형성된 게이트 전극
    을 구비하는 반도체 소자.
  2. 반도체 기판 상에 절연막을 증착하는 단계;
    상기 절연막과 상기 기판을 선택적 식각하여 상기 기판에 제1 리세스부를 형성하는 단계;
    상기 제1 리세스부 측벽에 스페이서를 형성하는 단계;
    상기 제1 리세스부 하단에 방향성 식각 공정을 수행하여, 상기 제1 리세스부 보다 폭이 넓은 제2 리세스부를 형성하는 단계; 및
    상기 제1 리세스부와 제2 리세스부에 게이트 절연막과 게이트 전도막을 순차적으로 증착한 후, 선택적 식각하여 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 방향성 식각 공정 전에 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 방향성 식각 공정은 2~200Torr의 공정 압력, 0.5~60분의 공정 시간, 700~1000℃의 공정 온도, 유량이 0.1~1slm인 HCl 가스 및 유량이 10~50slm인 H2 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 열처리 공정은 수소 분위기에서 800~1000℃의 공정 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 유전체막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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