KR20060133253A - Method of manufacturing non-volatile memory device - Google Patents

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KR20060133253A
KR20060133253A KR1020050053001A KR20050053001A KR20060133253A KR 20060133253 A KR20060133253 A KR 20060133253A KR 1020050053001 A KR1020050053001 A KR 1020050053001A KR 20050053001 A KR20050053001 A KR 20050053001A KR 20060133253 A KR20060133253 A KR 20060133253A
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우재훈
배대훈
김형진
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삼성전자주식회사
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Abstract

A method for manufacturing a non-volatile memory device is provided to increase the amount of oxidation in an oxidation process by forming a silicon projection on an upper edge of an active region. A hard mask pattern including a pad oxide layer and a pad nitride layer is formed on a semiconductor substrate(100). A trench(106) is formed by etching an upper part of the semiconductor substrate. The semiconductor substrate is divided into a field region and an active region(109) by forming a field oxide layer(108) for burying the trench. The pad nitride layer is removed from the hard mask pattern. A silicon projection part is formed on an edge part of the active region which is in contact with the trench. The pad oxide layer is removed from the hard mask pattern. A tunnel oxide layer(110) is formed on the active region.

Description

불휘발성 메모리 장치의 제조 방법{Method of manufacturing non-volatile memory device}Method of manufacturing non-volatile memory device

도 1은 종래 방법에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a method of manufacturing a nonvolatile memory device by a conventional method.

도 2a 내지 도 2g는 본 발명에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 패드 산화막100 semiconductor substrate 102 pad oxide film

104 : 패드 질화막 105 : 하드 마스크 패턴104: pad nitride film 105: hard mask pattern

106 : 트렌치 108 : 필드 산화막106: trench 108: field oxide film

110 : 터널 산화막 112 : 플로팅 게이트110 tunnel oxide film 112 floating gate

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 액티브 영역의 에지(edge) 부위에서 터널 산화막이 얇아지는 현상을 방지하여 셀 특성 산포를 개선할 수 있는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a nonvolatile memory device capable of improving cell characteristic distribution by preventing the tunnel oxide film from thinning at an edge of an active region. It is about.

반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 전력이 중단되면 저장된 데이터가 소실되는 휘발성(volatile) 메모리인 RAM 제품과, 전력이 일시적으로 중단되더라도 데이터가 유지되는 비휘발성(nonvolatile) 메모리인 ROM(read only memory) 제품으로 크게 구분할 수 있다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are RAM products, which are volatile memory that loses stored data when power is interrupted, and data is retained even when power is temporarily interrupted. It can be divided into ROM (read only memory) products which are nonvolatile memory.

불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다. 이 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 상기 유전체막은 플로팅 게이트 내에 충전된 전하를 유지시키는 역할을 한다.Nonvolatile memory devices have an almost indefinite accumulation capacity, and there is an increasing demand for flash memory capable of electrically inputting and outputting data such as electrically erasable and programmable ROM (EEPROM). Memory cells in these devices generally have a vertically stacked gate structure with floating gates formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or dielectric films and a control gate formed on or around the floating gate. In flash memory cells having this structure, data is stored by applying an appropriate voltage to the control gate and the substrate to insert or draw electrons into the floating gate. The dielectric film serves to maintain charge charged in the floating gate.

도 1은 종래 방법에 의한 플래쉬 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view for describing a method of manufacturing a flash memory device according to a conventional method.

도 1을 참조하면, 실리콘 기판(10)에 패드 산화막(도시하지 않음) 및 패드 질화막(도시하지 않음)을 차례로 적층한 후, 사진식각 공정으로 상기 패드 질화막 및 패드 산화막을 패터닝한다. 이어서, 상기 패터닝된 패드 질화막을 식각 마스크 로 이용하여 노출된 기판(10)의 상부를 소정 깊이로 식각하여 소자분리용 트렌치(12)를 형성한다. 갭 매립 특성이 우수한 화학 기상 증착(chemical vapor deposition; CVD) 산화막으로 상기 트렌치를 매립하여 필드 산화막(14)을 형성한 후, 상기 패드 질화막의 상부 표면까지 상기 필드 산화막(14)의 표면을 평탄화시킨다. 그런 다음, 상기 패드 질화막을 인산 스트립 공정으로 제거하고, 습식 식각 공정으로 상기 패드 산화막을 제거하여 상기 트렌치(12)의 내부에만 필드 산화막(14)을 남김으로써, 기판(10)을 필드 영역과 액티브 영역으로 구분한다.Referring to FIG. 1, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially stacked on a silicon substrate 10, and then the pad nitride film and the pad oxide film are patterned by a photolithography process. Subsequently, the upper portion of the exposed substrate 10 is etched to a predetermined depth using the patterned pad nitride layer as an etching mask to form a device isolation trench 12. After filling the trench with a chemical vapor deposition (CVD) oxide film having excellent gap filling properties to form a field oxide film 14, the surface of the field oxide film 14 is planarized to an upper surface of the pad nitride film. . Then, the pad nitride film is removed by a phosphate strip process and the pad oxide film is removed by a wet etching process to leave the field oxide film 14 only inside the trench 12, thereby forming the substrate 10 in the field region and the active region. Separate into areas.

이어서, 상기 액티브 영역의 표면에 열산화 공정으로 터널 산화막(또는 게이트 산화막이라 한다)(16)을 형성한 후, 그 위에 폴리실리콘으로 이루어진 플로팅 게이트층을 증착한다. 상기 플로팅 게이트층 상에 하부 산화막(20), 질화막(22) 및 상부 산화막(24)으로 이루어진 ONO 유전체막(26)을 형성한 후, 상기 유전체막(26) 상에 폴리실리콘과 텅스텐(W) 또는 텅스텐 실리사이드(WSix)가 차례로 적층된 컨트롤 게이트층을 형성한다. 그런 다음, 사진식각 공정으로 상기 컨트롤 게이트층, 유전체막(26) 및 플로팅 게이트층을 패터닝하여 플로팅 게이트(18)와 컨트롤 게이트(28)가 수직으로 적층된 다층 게이트 구조를 완성한다.Subsequently, a tunnel oxide film (or gate oxide film) 16 is formed on the surface of the active region by a thermal oxidation process, and then a floating gate layer made of polysilicon is deposited thereon. After forming the ONO dielectric film 26 including the lower oxide film 20, the nitride film 22, and the upper oxide film 24 on the floating gate layer, polysilicon and tungsten (W) on the dielectric film 26 are formed. Alternatively, a control gate layer in which tungsten silicides WSix are sequentially stacked may be formed. Then, the control gate layer, the dielectric layer 26 and the floating gate layer are patterned by a photolithography process to complete the multilayer gate structure in which the floating gate 18 and the control gate 28 are vertically stacked.

상술한 종래 방법에 의하면, 습식 식각 공정으로 패드 산화막을 제거할 때 액티브 영역의 에지 부분에서 필드 산화막(14)이 소모(consume)되어 후속 공정에서 형성되어지는 플로팅 게이트가 상기 액티브 영역의 에지 부분에서 아래로 처지게 된다. 그 결과, 상기 액티브 영역의 중앙 부분(도 1의 "b" 참조) 부분에 비해 에지 부분(도 1의 "a" 참조) 부분에서 터널 산화막(16)의 두께가 얇아지게 되어 셀의 특 성 산포가 커지는 문제가 발생하게 된다.According to the conventional method described above, when the pad oxide film is removed by the wet etching process, the floating gate formed by the field oxide film 14 at the edge portion of the active region and formed in a subsequent process is formed at the edge portion of the active region. Will sag down. As a result, the thickness of the tunnel oxide film 16 becomes thinner at the edge portion (see "a" in FIG. 1) than in the central portion of the active region (see "b" in FIG. Problem occurs.

이러한 터널 산화막(16) 두께의 얇아짐(thinning) 현상은 필드 산화막(14)의 상측 모서리에 스트레스가 집중되어 H2O2 및 O2와 같은 산화제의 확산 속도가 액티브 영역에 비해 감소하거나, 상기 필드 산화막(14)에 인접한 실리콘 기판(10)과 상기 산화제와의 반응 속도가 감소하기 때문으로 설명할 수도 있다.The thinning phenomenon of the thickness of the tunnel oxide layer 16 is concentrated in the upper edge of the field oxide layer 14 such that the diffusion rate of oxidants such as H 2 O 2 and O 2 is reduced compared to the active region, or This may be explained because the reaction rate between the silicon substrate 10 adjacent to the field oxide film 14 and the oxidant decreases.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 액티브 영역의 에지(edge) 부위에서 터널 산화막이 얇아지는 현상을 방지하여 셀 특성 산포를 개선할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of manufacturing a nonvolatile memory device that can improve the cell characteristics distribution by preventing the tunnel oxide film thinning at the edge of the active region. .

상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 제조 방법에 의하면, 반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 기판의 상부를 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치를 매립하는 필드 산화막을 형성하여 상기 기판을 필드 영역과 액티브 영역으로 구분한다. 상기 하드 마스크 패턴의 상기 패드 질화막을 제거한다. 상기 트렌치에 접하고 있는 상기 액티브 영역의 상부 에지 부분에 실리콘 돌출부를 형성한다. 상기 하드 마스크 패턴의 상기 패드 산화막을 제거한 후, 상기 액티브 영역 상에 터널 산화막을 형성한다.According to the manufacturing method of the nonvolatile memory device according to the present invention for achieving the above object, a hard mask pattern formed by sequentially stacking a pad oxide film and a pad nitride film on a semiconductor substrate. The upper portion of the substrate is etched to a predetermined depth using the hard mask pattern as an etching mask to form a trench. A field oxide film filling the trench is formed to divide the substrate into a field region and an active region. The pad nitride film of the hard mask pattern is removed. A silicon protrusion is formed in an upper edge portion of the active region in contact with the trench. After removing the pad oxide layer of the hard mask pattern, a tunnel oxide layer is formed on the active region.

바람직하게는, 상기 트렌치에 접하고 있는 상기 액티브 영역의 상부 에지 부분에 실리콘 돌출부를 형성하는 단계는 상기 패드 질화막이 제거된 결과물의 전면에 실리콘에 대한 건식 식각 공정을 수행하여 이루어진다.Preferably, forming the silicon protrusion on the upper edge portion of the active region in contact with the trench is performed by performing a dry etching process on silicon on the entire surface of the resultant product from which the pad nitride layer is removed.

바람직하게는, 상기 패드 산화막을 제거하는 단계에서 상기 액티브 영역의 상부 에지 부분에 형성된 실리콘 돌출부를 완전히 노출시킨다.Preferably, in the removing of the pad oxide layer, the silicon protrusion formed on the upper edge portion of the active region is completely exposed.

바람직하게는, 상기 터널 산화막을 형성하는 단계 후, 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계를 더 구비한다. 상기 패드 산화막을 제거하는 단계는 상기 플로팅 게이트의 선폭이 확보될 때까지 진행한다.Preferably, the method may further include forming a floating gate on the tunnel oxide film after forming the tunnel oxide film. The removing of the pad oxide layer is performed until the line width of the floating gate is secured.

본 발명은 트렌치에 접하고 있는 액티브 영역의 상부 에지 부분에 실리콘 돌출부를 형성함으로써 터널 산화막을 형성하기 위한 산화 공정시 상기 실리콘 돌출부에서 산화량이 증가되도록 한다. 따라서, 상기 액티브 영역의 에지 부분에서 터널 산화막이 충분한 두께로 성장되기 때문에, 터널 산화막의 얇아짐 현상에 의한 셀 특성 산포의 불량을 개선할 수 있다.The present invention allows the amount of oxidation in the silicon protrusions to be increased during the oxidation process for forming the tunnel oxide film by forming the silicon protrusions in the upper edge portion of the active region in contact with the trench. Therefore, since the tunnel oxide film is grown to a sufficient thickness at the edge portion of the active region, it is possible to improve the poor cell characteristic distribution due to the thinning of the tunnel oxide film.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with the present invention.

도 2a는 트렌치(106)를 형성하는 단계를 도시한다. 실리콘과 같은 반도체 기판(100) 상에 약 100∼150Å의 두께를 갖는 패드 산화막(102)과 약 1000∼1500Å의 두께를 갖는 패드 질화막(104)을 순차적으로 적층한 후, 사진식각 공정으로 상기 패드 질화막(104) 및 패드 산화막(102)을 식각하여 하드 마스크 패턴(105)을 형성한다.2A illustrates forming trench 106. The pad oxide film 102 having a thickness of about 100 to 150 microseconds and the pad nitride film 104 having a thickness of about 1000 to 1500 microseconds are sequentially stacked on the semiconductor substrate 100 such as silicon, and then the pad is subjected to a photolithography process. The nitride film 104 and the pad oxide film 102 are etched to form a hard mask pattern 105.

상기 하드 마스크 패턴(105)을 식각 마스크로 이용하여 노출된 반도체 기판(100)의 상부를 소정 깊이로 이방성 식각함으로써 필드 산화막이 매립되어질 트렌치(106)를 형성한다.By using the hard mask pattern 105 as an etch mask, the upper portion of the exposed semiconductor substrate 100 is anisotropically etched to a predetermined depth to form the trench 106 in which the field oxide film is buried.

이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(106)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(106)의 바닥면과 측벽을 포함하는 내면 상에 산화막(도시하지 않음)이 형성된다.The exposed portion of trench 106 is then heat treated in an oxidizing atmosphere to cure silicon damage caused by high energy ion bombardment during the trench etching process. Then, an oxide film (not shown) is formed on the inner surface including the bottom surface and the sidewall of the trench 106 by the oxidation reaction between the exposed silicon and the oxidant.

도 2b는 필드 산화막(108)을 형성하는 단계를 도시한다. 상술한 바와 같이 트렌치(106)가 형성된 결과물의 전면에 상기 트렌치(106)를 완전히 매립하도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 산화막을 증착하여 필드 산화막(108)을 형성한다.2B shows the step of forming the field oxide film 108. As described above, an oxide film is deposited by chemical vapor deposition (CVD) to completely fill the trench 106 on the entire surface of the resultant in which the trench 106 is formed, thereby forming the field oxide film 108.

그런 다음, 상기 하드 마스크 패턴(105)의 상부 표면이 노출될 때까지 상기 산화막에 대해 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 상기 필드 산화막(108)의 표면을 평탄화시킴으로써, 상기 기판(100)을 필드 영역과 액티브 영역(109)으로 구분한다.Then, an etch back or chemical mechanical polishing (CMP) process is performed on the oxide layer until the upper surface of the hard mask pattern 105 is exposed to planarize the surface of the field oxide layer 108. The substrate 100 is divided into a field region and an active region 109.

도 2c는 상기 하드 마스크 패턴(105)의 상기 패드 질화막(104)을 인산 스트립 공정으로 제거하는 단계를 도시한다.2C illustrates a step of removing the pad nitride film 104 of the hard mask pattern 105 by a phosphate strip process.

도 2d는 실리콘 돌출부(P)를 형성하는 단계를 도시한다. 상기 패드 질화막(104)이 제거된 결과물의 전면에 실리콘(Si)에 대한 건식 식각 공정을 수행하여 상기 트렌치(106)에 접하고 있는 액티브 영역(109)의 상부 에지 부분에 실리콘 돌출부(P)를 형성한다.2D shows the step of forming the silicon protrusion P. FIG. The silicon nitride portion P is formed on the upper edge portion of the active region 109 in contact with the trench 106 by performing a dry etching process on silicon (Si) on the entire surface of the pad nitride film 104 from which the pad nitride film 104 is removed. do.

바람직하게는, 상기 실리콘 건식 식각 공정은 실리콘층이 약 100∼300Å의 두께로 식각될 때까지 진행된다. 이때, 반도체 기판(100) 상의 패드 산화막(102)의 대부분이 제거될 수 있다.Preferably, the silicon dry etching process is performed until the silicon layer is etched to a thickness of about 100 ~ 300Å. In this case, most of the pad oxide layer 102 on the semiconductor substrate 100 may be removed.

도 2e는 상기 반도체 기판(100) 상에 잔류하는 패드 산화막(102)을 HF와 같은 산화물 에천트를 이용한 습식 식각 공정으로 제거하고 필드 산화막(108)의 상부를 부분적으로 제거하는 단계를 도시한다. 상기 습식 식각 공정은 상기 실리콘 돌출부(P)가 완전히 노출될 때까지 진행하며, 더욱 바람직하게는 후속 공정에서 형성되어질 플로팅 게이트의 선폭(critical dimension; CD)이 확보될 때까지 진행한다.2E illustrates a step of removing the pad oxide layer 102 remaining on the semiconductor substrate 100 by a wet etching process using an oxide etchant such as HF and partially removing the upper portion of the field oxide layer 108. The wet etching process proceeds until the silicon protrusion P is completely exposed, and more preferably, until a critical dimension (CD) of the floating gate to be formed in a subsequent process is secured.

도 2f는 터널 산화막(110)을 형성하는 단계를 도시한다. 상술한 바와 같이 잔류하는 패드 산화막(102) 및 필드 산화막(108)의 상부를 습식 식각 공정으로 제거한 후, 노출된 기판(100) 표면에 대한 세정 공정을 실시한다. 상기 세정 공정은 SC1(standard clean 1)을 사용하여 수행된다. 참고로, SC1은 NH4OH, H2O2 및 H2O의 혼합물이다.2F illustrates the step of forming the tunnel oxide film 110. As described above, the upper portions of the remaining pad oxide film 102 and the field oxide film 108 are removed by a wet etching process, and then a cleaning process is performed on the exposed surface of the substrate 100. The cleaning process is performed using standard clean 1 (SC1). For reference, SC1 is a mixture of NH 4 OH, H 2 O 2, and H 2 O.

이어서, 열산화 공정으로 상기 액티브 영역(109)의 표면에 터널 산화막(즉, 게이트 산화막)(110)을 약 50∼80Å의 두께로 형성한다. 상기 터널 산화막(110)은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성한다.Subsequently, a tunnel oxide film (ie, a gate oxide film) 110 is formed on the surface of the active region 109 to a thickness of about 50 to 80 kPa by a thermal oxidation process. The tunnel oxide film 110 is formed of a silicon oxide film or a silicon oxynitride film.

산화막의 형성반응은 하기의 식과 같다.The formation reaction of the oxide film is as follows.

Figure 112005032567541-PAT00001
Figure 112005032567541-PAT00001

상기 식으로부터 알 수 있듯이, 실리콘(Si) 소오스를 갖는 층으로 산화제가 확산되어 산화가 진행되므로 상기 액티브 영역(109)의 상부 에지 부분에 형성된 실리콘 돌출부(P)에서 산화량이 증가하여 상기 부위에서 터널 산화막(110)의 두께가 두꺼워진다.As can be seen from the above equation, since the oxidant diffuses into the layer having the silicon (Si) source and the oxidation proceeds, the amount of oxidation is increased in the silicon protrusion P formed in the upper edge portion of the active region 109, so The thickness of the oxide film 110 becomes thick.

도 2f는 플로팅 게이트(112)를 형성하는 단계를 도시한다. 상기 터널 산화막(110)이 형성된 결과물 상에 폴리실리콘으로 이루어진 플로팅 게이트층을 증착한다. 이어서, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 게이트층을 고농도의 N형으로 도핑시킨 후, 사진식각 공정으로 필드 영역 상의 플로팅 게이트층을 제거하여 이웃하는 메모리 셀의 플로팅 게이트들을 서로 절연시킨다.2F illustrates forming floating gate 112. A floating gate layer made of polysilicon is deposited on the resultant product in which the tunnel oxide layer 110 is formed. Subsequently, the floating gate layer is doped to a high concentration of N-type by a conventional doping method such as POCl 3 diffusion, ion implantation, or in-situ doping, and then the floating gate layer on the field region is removed by a photolithography process. The floating gates of the memory cells are insulated from each other.

그런 다음, 상기 플로팅 게이트층 상에 하부 산화막, 질화막 및 상부 산화막으로 이루어진 ONO 유전체막(도시하지 않음)을 형성한 후, 상기 유전체막 상에 폴리실리콘과 텅스텐(W) 또는 텅스텐 실리사이드(WSix)가 차례로 적층된 컨트롤 게이트층(도시하지 않음)을 형성한다. 그런 다음, 사진식각 공정으로 상기 컨트롤 게이트층, 유전체막 및 플로팅 게이트층을 패터닝하여 플로팅 게이트(112)와 컨트롤 게이트가 수직으로 적층된 플래쉬 메모리 셀의 다층 게이트 구조를 완성한다.Then, an ONO dielectric film (not shown) including a lower oxide film, a nitride film, and an upper oxide film is formed on the floating gate layer, and then polysilicon and tungsten (W) or tungsten silicide (WSix) are formed on the dielectric film. A control gate layer (not shown) stacked in this order is formed. Then, the control gate layer, the dielectric layer, and the floating gate layer are patterned by a photolithography process to complete the multilayer gate structure of the flash memory cell in which the floating gate 112 and the control gate are vertically stacked.

상술한 바와 같이 본 발명에 의하면, 트렌치에 접하고 있는 액티브 영역의 상부 에지 부분에 실리콘 돌출부를 형성함으로써 터널 산화막을 형성하기 위한 산화 공정시 상기 실리콘 돌출부에서 산화량이 증가되도록 한다.As described above, according to the present invention, the amount of oxidation is increased in the silicon protrusion during the oxidation process for forming the tunnel oxide film by forming the silicon protrusion in the upper edge portion of the active region in contact with the trench.

따라서, 상기 액티브 영역의 에지 부분에서 터널 산화막이 충분한 두께로 성장되기 때문에, 터널 산화막의 얇아짐 현상에 의한 셀 특성 산포의 불량을 개선할 수 있다.Therefore, since the tunnel oxide film is grown to a sufficient thickness at the edge portion of the active region, it is possible to improve the poor cell characteristic distribution due to the thinning of the tunnel oxide film.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (5)

반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성하는 단계;Forming a hard mask pattern formed by sequentially laminating a pad oxide film and a pad nitride film on a semiconductor substrate; 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 기판의 상부를 소정 깊이로 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the upper portion of the substrate to a predetermined depth using the hard mask pattern as an etching mask; 상기 트렌치를 매립하는 필드 산화막을 형성하여 상기 기판을 필드 영역과 액티브 영역으로 구분하는 단계;Forming a field oxide layer filling the trench to divide the substrate into a field region and an active region; 상기 하드 마스크 패턴의 상기 패드 질화막을 제거하는 단계;Removing the pad nitride layer of the hard mask pattern; 상기 트렌치에 접하고 있는 상기 액티브 영역의 상부 에지 부분에 실리콘 돌출부를 형성하는 단계;Forming a silicon protrusion in an upper edge portion of the active region in contact with the trench; 상기 하드 마스크 패턴의 상기 패드 산화막을 제거하는 단계; 및Removing the pad oxide layer of the hard mask pattern; And 상기 액티브 영역 상에 터널 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.And forming a tunnel oxide layer on the active region. 제1항에 있어서, 상기 트렌치에 접하고 있는 상기 액티브 영역의 상부 에지 부분에 실리콘 돌출부를 형성하는 단계는 상기 패드 질화막이 제거된 결과물의 전면에 실리콘에 대한 건식 식각 공정을 수행하여 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the forming of the silicon protrusion on the upper edge portion of the active area in contact with the trench is performed by performing a dry etching process on silicon on the entire surface of the resultant product from which the pad nitride layer is removed. Method of manufacturing a nonvolatile memory device. 제1항에 있어서, 상기 패드 산화막을 제거하는 단계에서 상기 액티브 영역의 상부 에지 부분에 형성된 실리콘 돌출부를 완전히 노출시키는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.The method of claim 1, wherein the removing of the pad oxide layer completely exposes a silicon protrusion formed on an upper edge portion of the active region. 제1항에 있어서, 상기 터널 산화막을 형성하는 단계 후, 상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.The method of claim 1, further comprising forming a floating gate on the tunnel oxide layer after forming the tunnel oxide layer. 제4항에 있어서, 상기 패드 산화막을 제거하는 단계는 상기 플로팅 게이트의 선폭이 확보될 때까지 진행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.The method of claim 4, wherein the removing of the pad oxide layer is performed until the line width of the floating gate is secured.
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