KR20060133187A - Device for controlling pin capacitor of semiconductor device - Google Patents

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우탁균
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주식회사 하이닉스반도체
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    • H01G7/00—Capacitors in which the capacitance is varied by non-mechanical means; Processes of their manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts

Abstract

A device for controlling a pin capacitor in a semiconductor device is provided to shorten a developing period and reduce a manufacturing cost by controlling easily capacitance by using a fuse instead of a metal mask. A pad(10) is connected with an input/output pin. A plurality of capacitors(C4-C6) are connected in parallel to the pad to control capacitance of the input/output pin. A plurality of fuses(f1,f2) are connected between the pad and the plurality of capacitors in order to control a connecting state between the pad and the plurality of capacitors. A switching element(N1) is connected between the pad and the remaining capacitor. A logic circuit unit(20) controls a switching operation of the switching element according to a cutting state of the fuse.

Description

반도체 소자의 핀 캐패시터 제어 장치{device for controlling pin capacitor of semiconductor device}Device for controlling pin capacitor of semiconductor device

도 1은 종래의 반도체 소자의 핀 캐패시터 제어 장치에 관한 회로도. 1 is a circuit diagram of a pin capacitor control device of a conventional semiconductor element.

도 2는 본 발명에 따른 반도체 소자의 핀 캐패시터 제어 장치에 관한 회로도. 2 is a circuit diagram of a pin capacitor control device for a semiconductor device according to the present invention.

도 3은 도 2의 논리회로부에 관한 상세 회로도. 3 is a detailed circuit diagram related to the logic circuit of FIG. 2;

본 발명은 반도체 소자의 핀 캐패시터 제어 장치에 관한 것으로서, 반도체 소자의 핀에서 스피드 조정을 위한 캐패시터의 용량을 퓨즈를 통해 용이하게 조정할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pin capacitor control device of a semiconductor device, and is a technology for easily adjusting the capacity of a capacitor for speed adjustment at a pin of a semiconductor device through a fuse.

일반적으로 반도체 소자는 각각의 핀(Pin) 별로 일정한 캐패시터 스펙(Spec)이 존재한다. 이에 따라, 반도체 소자의 핀에 구비된 캐패시터는 그 용량이 일정한 수준을 유지하여야 한다. 이러한 캐패시터 스펙은 반도체 소자의 스피드 및 품질 향상에 기여하고 있다. In general, a semiconductor device has a specific capacitor specification for each pin. Accordingly, the capacitors provided in the fins of the semiconductor device must maintain a constant level. These capacitor specifications contribute to the speed and quality of semiconductor devices.

도 1은 종래의 반도체 소자의 핀 캐패시터 제어 장치에 관한 회로도이다. 1 is a circuit diagram of a pin capacitor control device of a conventional semiconductor element.

종래의 반도체 소자의 핀 캐패시터 제어 장치는, 패드(1)와 패드의 후단에 병렬로 연결된 복수개의 캐패시터 C1~C3를 구비하여 캐패시턴스 용량을 조절한다.The conventional pin capacitor control device of a semiconductor device includes a pad 1 and a plurality of capacitors C1 to C3 connected in parallel to the rear end of the pad to adjust capacitance capacitance.

여기서, 캐패시터 C1,C2는 패드와 연결되어 캐패시턴스를 조절하고, 캐패시터 C3는 캐패시턴스의 용량이 부족할 경우 사용하는 여분의 캐패시터이다. 즉, 핀의 캐패시턴스 용량이 증가할 경우에는 캐패시터 C1,C2를 새로운 메탈 마스크를 사용하여 절단하고, 캐패시턴스 용량이 감소할 경우에는 캐패시터 C3를 새로운 메탈 마스크를 사용하여 패드(1)에 연결하게 된다. Here, the capacitors C1 and C2 are connected to the pads to adjust the capacitance, and the capacitor C3 is an extra capacitor used when the capacitance is insufficient. That is, when the capacitance of the pin increases, the capacitors C1 and C2 are cut using a new metal mask, and when the capacitance decreases, the capacitor C3 is connected to the pad 1 using the new metal mask.

이러한 구성을 갖는 종래의 반도체 소자의 핀 캐패시터 제어 장치는, 캐패시터 C1~C3의 개수를 여유있게 하여 제품의 제작 완료 후 캐패시터를 측정하고 그 용량을 조절하게 된다.The pin capacitor control device of the conventional semiconductor element having such a configuration allows the number of capacitors C1 to C3 to be allowed to measure the capacitor after the production of the product is completed and adjusts its capacity.

그런데, 종래의 반도체 소자의 핀 캐패시터 제어 장치는, 디바이스가 완성된 이후에 핀 캐패시터의 측정이 가능하게 된다. 특히, 종래의 장치는 메탈라인으로 패드(1)와 캐패시터들 C1~C3를 상호 연결하고 있다. By the way, the pin capacitor control apparatus of the conventional semiconductor element becomes possible to measure a pin capacitor after a device is completed. In particular, the conventional apparatus interconnects the pad 1 and the capacitors C1 to C3 with metal lines.

이에 따라, 캐패시터 C1~C3의 용량을 조절하거나 레이아웃을 변경할 경우 메탈 마스크(Metal mask)를 새롭게 제작하여야 한다. 따라서, 핀 캐패시터를 재검증하는데 많은 시간을 소비하게 되어 제품의 개발 기간이 증가하게 되는 문제점이 있다. Accordingly, when adjusting the capacity or changing the layout of the capacitors C1 to C3, a metal mask must be newly manufactured. Accordingly, there is a problem in that a large amount of time is required to re-verify the pin capacitor, thereby increasing the development period of the product.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 반도체 소자의 핀 캐패시터의 조절시 퓨즈를 사용하여 패드와 연결되는 캐패시터의 개수를 조절함으로써 핀 캐패시터의 용량을 용이하게 조절할 수 있도록 하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention was created to solve the above problems, and by adjusting the number of capacitors connected to a pad by using a fuse when the pin capacitor of the semiconductor device is adjusted, its purpose is to easily adjust the capacity of the pin capacitor. There is this.

상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 핀 캐패시터 제어 장치는, 입/출력 핀과 연결된 패드; 입/출력 핀의 캐패시턴스를 조절하기 위해 패드와 병렬 연결된 복수개의 캐패시터; 및 패드와 복수개의 캐패시터 사이에 연결되어 패드와 복수개의 캐패시터 사이의 연결을 선택적으로 제어하는 복수개의 퓨즈를 구비함을 특징으로 한다. The pin capacitor control device of the semiconductor device of the present invention for achieving the above object, a pad connected to the input / output pins; A plurality of capacitors connected in parallel with the pads to adjust the capacitance of the input / output pins; And a plurality of fuses connected between the pad and the plurality of capacitors to selectively control the connection between the pad and the plurality of capacitors.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2는 본 발명에 따른 반도체 소자의 핀 캐패시터 제어 장치에 관한 회로도이다. 2 is a circuit diagram of a pin capacitor control device of a semiconductor device according to the present invention.

본 발명은 패드(10), 퓨즈 f1,f2, 캐패시터 C4~C6, NMOS트랜지스터 N1, 논리회로부(20)를 구비하여 핀의 캐패시턴스 용량을 조절한다.The present invention includes a pad 10, fuses f1 and f2, capacitors C4 to C6, NMOS transistor N1, and logic circuitry 20 to adjust the capacitance of the pin.

여기서, 퓨즈 f1,f2는 패드(10)의 후단에 병렬 연결된다. 그리고, 캐패시터 C4,C5는 퓨즈 f1,f2를 통해 패드(10)와 연결되어 핀의 캐패시턴스를 조절한다. 그리고, 캐패시터 C6는 NMOS트랜지스터 N1을 통해 패드(10)와 연결되어 캐패시턴스 용량이 부족할 경우 사용하는 여분의 캐패시터이다. NMOS트랜지스터 N1는 패드(10)와 캐패시터 C6 사이에 연결되어 게이트 단자를 통해 논리회로부(20)의 출력신호 OUT가 인가된다. Here, the fuses f1 and f2 are connected in parallel to the rear end of the pad 10. The capacitors C4 and C5 are connected to the pad 10 through the fuses f1 and f2 to adjust capacitance of the pins. The capacitor C6 is an extra capacitor that is used when the capacitance capacity is insufficient because it is connected to the pad 10 through the NMOS transistor N1. The NMOS transistor N1 is connected between the pad 10 and the capacitor C6 so that the output signal OUT of the logic circuit 20 is applied through the gate terminal.

즉, 핀의 캐패시턴스 용량이 증가할 경우에는 퓨즈 f1,f2의 커팅을 통해 캐패시터 C4~C6와 패드(10)의 연결을 차단한다. 반면에, 핀의 캐패시턴스 용량이 감소할 경우에는 논리회로부(20)의 제어에 따라 NMOS트랜지스터 N1의 스위칭 동작을 제어하여 캐패시터 C4~C6와 패드(10)를 연결하게 된다. That is, when the capacitance of the pin increases, the connection of the capacitors C4 to C6 and the pad 10 is cut off by cutting the fuses f1 and f2. On the other hand, when the capacitance of the pin decreases, the switching operation of the NMOS transistor N1 is controlled under the control of the logic circuit 20 to connect the capacitors C4 to C6 and the pad 10.

이러한 구성을 갖는 본 발명은 퓨즈 f1,f2의 절단과 NMOS트랜지스터 N1의 스위칭 동작을 통해 캐패시터 C4~C6의 갯수를 패드(10)와 선택적으로 연결하여 핀 캐패시터를 측정하고 그 용량을 조절하게 된다.The present invention having such a configuration selectively connects the number of capacitors C4 to C6 with the pad 10 through the cutting of the fuses f1 and f2 and the switching operation of the NMOS transistor N1 to measure the pin capacitor and adjust its capacity.

도 3은 도 2의 논리회로부(20)에 관한 상세 회로도이다. 3 is a detailed circuit diagram of the logic circuit unit 20 of FIG. 2.

논리회로부(20)는 퓨즈 f3와 낸드게이트 ND1를 구비한다. The logic circuit 20 includes a fuse f3 and a NAND gate ND1.

여기서, 퓨즈 f3는 전원전압 VCC 인가단과 낸드게이트 ND1 간의 연결을 제어한다. 그리고, 낸드게이트 ND1는 전원전압 VCC 레벨을 갖는 신호 A와 퓨즈 f3의 출력신호 B를 낸드연산하여 출력신호 OUT를 출력한다. Here, the fuse f3 controls the connection between the power supply voltage VCC applying stage and the NAND gate ND1. The NAND gate ND1 performs a NAND operation on the signal A having the power supply voltage VCC level and the output signal B of the fuse f3 to output the output signal OUT.

이러한 구성을 갖는 논리회로부(20)의 동작을 다음의 진리표를 참조하여 설명하면 다음과 같다. The operation of the logic circuit unit 20 having such a configuration will be described with reference to the following truth table.

신호 ASignal A 신호 BSignal B 출력신호 OUTOutput signal OUT 퓨즈 f3가 커팅되지 않을 경우If fuse f3 is not cut 1One 1One 00 퓨즈 f3가 커팅된 경우When fuse f3 is cut 1One 00 1One

먼저, 핀의 캐패시턴스가 부족하지 않을 경우 퓨즈 f3는 커팅되지 않게 된다. 이에 따라, 전원전압 VCC 레벨을 갖는 신호 A,B는 모두 하이 신호를 출력하게 된다. 따라서, 낸드게이트 ND1는 신호 A,B의 레벨에 따라 로우 신호를 출력하게 된다. First, if the capacitance of the pin is not insufficient, the fuse f3 will not be cut. Accordingly, the signals A and B having the power supply voltage VCC level both output high signals. Therefore, the NAND gate ND1 outputs a low signal in accordance with the levels of the signals A and B.

이러한 경우 논리회로부(20)의 출력신호 OUT가 로우가 되어 NMOS트랜지스터 N1가 턴오프 상태를 유지하게 된다. 따라서, 캐패시터 C6가 절연 상태를 유지하여 캐패시터 C6와 패드(10) 간의 연결이 차단된다. In this case, the output signal OUT of the logic circuit unit 20 goes low, so that the NMOS transistor N1 maintains the turn-off state. Therefore, the capacitor C6 remains insulated so that the connection between the capacitor C6 and the pad 10 is interrupted.

반면에, 핀의 캐패시턴스가 부족할 경우 퓨즈 f3가 커팅된다. 이에 따라, 전원전압 VCC 레벨을 갖는 신호 A는 하이 신호를 출력하고 신호 B는 로우 신호를 출력하게 된다. 따라서, 낸드게이트 ND1는 신호 A,B의 레벨에 따라 하이 신호를 출력하게 된다. On the other hand, if the capacitance of the pin is insufficient, the fuse f3 is cut. Accordingly, the signal A having the power supply voltage VCC level outputs a high signal and the signal B outputs a low signal. Therefore, the NAND gate ND1 outputs a high signal in accordance with the levels of the signals A and B.

이러한 경우 논리회로부(20)의 출력신호 OUT가 하이가 되어 NMOS트랜지스터 N1가 턴온된다. 따라서, 캐패시터 C6와 패드(10)가 연결되어 부족한 핀의 캐패시턴스 용량을 증가시킬 수 있게 된다. In this case, the output signal OUT of the logic circuit unit 20 becomes high so that the NMOS transistor N1 is turned on. Therefore, the capacitor C6 and the pad 10 are connected to increase the capacitance of the insufficient pin.

이상에서 설명한 바와 같이, 본 발명은 핀의 캐패시턴스 용량의 조절시 메탈 마스크를 제작하지 않고 퓨즈를 사용하여 캐패시턴스를 용이하게 조절함으로써 제품의 개발기간을 단축하고 원가를 절감할 수 있도록 하는 효과를 제공한다. As described above, the present invention provides an effect of shortening the development period of the product and reducing the cost by easily adjusting the capacitance using a fuse without fabricating a metal mask when adjusting the capacitance of the pin. .

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (5)

입/출력 핀과 연결된 패드;Pads connected to input / output pins; 상기 입/출력 핀의 캐패시턴스를 조절하기 위해 패드와 병렬 연결된 복수개의 캐패시터; 및 A plurality of capacitors connected in parallel with pads to adjust the capacitance of the input / output pins; And 상기 패드와 상기 복수개의 캐패시터 사이에 연결되어 상기 패드와 상기 복수개의 캐패시터 사이의 연결을 선택적으로 제어하는 복수개의 퓨즈를 구비함을 특징으로 하는 반도체 소자의 핀 캐패시터 제어 장치. And a plurality of fuses connected between the pads and the plurality of capacitors to selectively control the connection between the pads and the plurality of capacitors. 제 1항에 있어서, The method of claim 1, 상기 패드와 여분의 캐패시터 사이에 연결된 스위칭 소자; 및 A switching element connected between the pad and the spare capacitor; And 퓨즈의 커팅 상태에 따라 상기 스위칭 소자의 스위칭 동작을 제어하는 논리 회로부를 구비함을 특징으로 하는 반도체 소자의 핀 캐패시터 제어 장치. And a logic circuit portion for controlling the switching operation of the switching element according to the cutting state of the fuse. 제 2항에 있어서, 상기 스위칭 소자는 NMOS트랜지스터임을 특징으로 하는 반도체 소자의 핀 캐패시터 제어 장치. 3. The pin capacitor control device of claim 2, wherein the switching element is an NMOS transistor. 제 2항 또는 제 3항에 있어서, 상기 논리 회로부는 The logic circuit of claim 2 or 3, wherein the logic circuit part 상기 핀의 캐패시턴스 용량에 따라 커팅 상태를 달리하는 상기 퓨즈; 및 The fuse changing a cutting state according to the capacitance of the pin; And 전원전압 레벨을 갖는 제 1신호와, 상기 퓨즈의 커팅 상태에 따라 상이한 레 벨을 갖는 제 2신호를 낸드연산하는 낸드게이트를 구비함을 특징으로 하는 반도체 소자의 핀 캐패시터 제어 장치. And a NAND gate for NAND-operating a first signal having a power supply voltage level and a second signal having a different level according to the cutting state of the fuse. 제 4항에 있어서, 상기 퓨즈는 전원전압단과 상기 낸드게이트 사이에 연결되어 상기 핀의 캐패시턴스 용량이 감소할 경우 커팅됨을 특징으로 하는 반도체 소자의 핀 캐패시터 제어 장치. The pin capacitor control apparatus of claim 4, wherein the fuse is cut between a power supply voltage terminal and the NAND gate to reduce the capacitance of the pin.
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