KR100372636B1 - Input capacitance control circuit in semiconductor memory - Google Patents

Input capacitance control circuit in semiconductor memory Download PDF

Info

Publication number
KR100372636B1
KR100372636B1 KR10-2000-0045091A KR20000045091A KR100372636B1 KR 100372636 B1 KR100372636 B1 KR 100372636B1 KR 20000045091 A KR20000045091 A KR 20000045091A KR 100372636 B1 KR100372636 B1 KR 100372636B1
Authority
KR
South Korea
Prior art keywords
input
input capacitance
semiconductor memory
control circuit
control
Prior art date
Application number
KR10-2000-0045091A
Other languages
Korean (ko)
Other versions
KR20020011674A (en
Inventor
최봉균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0045091A priority Critical patent/KR100372636B1/en
Publication of KR20020011674A publication Critical patent/KR20020011674A/en
Application granted granted Critical
Publication of KR100372636B1 publication Critical patent/KR100372636B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Abstract

본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로는 프로그래머블 캐패시터 셀을 프로그래밍 하여 입력 캐패시턴스를 가변 제어함으로써 스펙에 규정된 입력 캐패시턴스를 정확히 구현할 수 있도록 하는데 그 목적이 있다. 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로는 디코더와 프로그래머블 캐패시터 셀을 포함하여 이루어진다. 디코더는 반도체 메모리의 제 1 핀을 통하여 입력되는 제어 값을 디코딩 하여 복수개의 제어 신호를 발생시킨다. 프로그래머블 캐패시터 셀은 메모리 셀과 캐패시터를 포함하여 이루어진다. 메모리 셀은 프로그래밍 전압을 입력받고 제어 신호에 의해 제어된다. 캐패시터는 패드와 내부 회로 사이에 연결되어 메모리 셀을 통해 접지와 연결된다.An input capacitance control circuit of a semiconductor memory according to the present invention has an object to accurately implement the input capacitance specified in the specification by programming a programmable capacitor cell to variably control the input capacitance. An input capacitance control circuit of a semiconductor memory according to the present invention comprises a decoder and a programmable capacitor cell. The decoder decodes a control value input through the first pin of the semiconductor memory to generate a plurality of control signals. The programmable capacitor cell comprises a memory cell and a capacitor. The memory cell receives a programming voltage and is controlled by a control signal. The capacitor is connected between the pad and the internal circuitry to ground through a memory cell.

Description

반도체 메모리의 입력 캐패시턴스 제어 회로{Input capacitance control circuit in semiconductor memory}Input capacitance control circuit in semiconductor memory

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 입력 캐패시턴스 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory, and more particularly to an input capacitance control circuit of a semiconductor memory.

반도체 메모리의 입출력 전류의 크기는 반도체 메모리의 동작 속도를 결정하는 매우 중요한 요소이다. 입출력 전류의 크기가 크면 그만큼 전류 구동에 소요되는 시간이 길어져서 전체적인 동작 속도가 떨어진다.The magnitude of the input / output current of the semiconductor memory is a very important factor in determining the operation speed of the semiconductor memory. If the size of the input / output current is large, the time required for driving the current increases, and the overall operation speed decreases.

도 1은 종래의 반도체 메모리의 입력 캐패시턴스를 설명하기 위한 도면이다. 도 1에 나타낸 바와 같이, 패드(pad)(102)와 내부 회로(108) 사이에는 캐패시터(104)와 저항(106)이 연결된다. 캐패시터(104)는 입력 캐패시턴스를 결정하고, 저항(106)은 입력 보호용이다. 입력 캐패시턴스는 내부 회로(108)가 최적의 동작을 할 수 있도록 그 값이 적절하게 설정되어야 하며, 적절한 입력 캐패시턴스 값은 테스트를 통하여 얻어진다.1 is a diagram for describing an input capacitance of a conventional semiconductor memory. As shown in FIG. 1, a capacitor 104 and a resistor 106 are connected between the pad 102 and the internal circuit 108. Capacitor 104 determines the input capacitance, and resistor 106 is for input protection. The input capacitance should be set appropriately so that the internal circuit 108 can operate optimally, and the appropriate input capacitance value is obtained through a test.

반도체 메모리의 각 핀의 입력 캐패시턴스가 최적의 값을 갖는지를 검사하는 방법은 다음과 같다. 반도체 메모리에 동작 전압을 인가하고 입력 캐패시턴스를 평가할 패드에 바이어스 전압을 인가한 다음, 1㎒의 주파수 상태에서 패드에 나타나는 캐패시턴스를 반도체 메모리의 입력 캐패시턴스로 간주하고 이 값이 최적의 값을 갖는지 비교한다.The method of checking whether the input capacitance of each pin of the semiconductor memory has an optimal value is as follows. The operating voltage is applied to the semiconductor memory and the bias voltage is applied to the pad to evaluate the input capacitance. The capacitance appearing on the pad at the frequency of 1 MHz is regarded as the input capacitance of the semiconductor memory and the value is compared with the optimum value. .

만약 반도체 메모리의 각 핀의 입력 캐패시턴스가 최적의 값을 갖지 못하면 이 값을 변경시켜서 최적의 값을 갖도록 조절할 필요가 있다. 이를 위하여 기존의 반도체 메모리는 캐패시터(104)를 다단의 폴리 층으로 형성시키고 배선 층을 수정하여 캐패시턴스를 조절하였다.If the input capacitance of each pin of the semiconductor memory does not have an optimal value, it is necessary to change this value to adjust the optimal value. To this end, the conventional semiconductor memory has formed the capacitor 104 in a multi-stage poly layer and modified the wiring layer to adjust the capacitance.

이처럼 배선 층을 수정하여 입력 캐패시턴스를 조절하는 것은 레이아웃의 수정이 불가피하다. 특히 데이터 입출력 핀(DQ)의 경우에는 입력단의 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 변화시켜서 입력 캐패시턴스를 조절하는데, 이 변화는 IBIS 및 동작 속도에 좋지 않은 영향을 미친다. 이와 같이 방법으로 입력 캐패시턴스의 최적화하는 것은 제품 설계의 수정 작업을 수반하기 때문에 개발 기간의 지연과 비용 증가가 초래된다.This modification of the wiring layer to adjust the input capacitance is inevitable to modify the layout. In the case of the data input / output pin (DQ), the input capacitance is adjusted by changing the size of the pull-up transistor and the pull-down transistor of the input stage. This change adversely affects the IBIS and the operating speed. Optimizing the input capacitance in this way entails modification of the product design, resulting in delays in development time and increased costs.

따라서 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로는 프로그래머블 캐패시터 셀을 프로그래밍 하여 입력 캐패시턴스를 가변 제어함으로써 스펙에 규정된 입력 캐패시턴스를 정확히 구현할 수 있도록 하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an input capacitance control circuit of a semiconductor memory in which a programmable capacitor cell is programmed to variably control an input capacitance to accurately implement an input capacitance defined in a specification.

이와 같은 목적의 본 발명은 디코더와 프로그래머블 캐패시터 셀을 포함하여 이루어진다. 디코더는 반도체 메모리의 제 1 핀을 통하여 입력되는 제어 값을 디코딩 하여 복수개의 제어 신호를 발생시킨다. 프로그래머블 캐패시터 셀은 메모리 셀과 캐패시터를 포함하여 이루어진다. 메모리 셀은 프로그래밍 전압을 입력받고 제어 신호에 의해 제어된다. 캐패시터는 패드와 내부 회로 사이에 연결되어 메모리 셀을 통해 접지와 연결된다.The present invention for this purpose comprises a decoder and a programmable capacitor cell. The decoder decodes a control value input through the first pin of the semiconductor memory to generate a plurality of control signals. The programmable capacitor cell comprises a memory cell and a capacitor. The memory cell receives a programming voltage and is controlled by a control signal. The capacitor is connected between the pad and the internal circuitry to ground through a memory cell.

도 1은 종래의 반도체 메모리의 입력 캐패시턴스를 설명하기 위한 도면.1 is a diagram for explaining an input capacitance of a conventional semiconductor memory.

도 2는 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로를 나타낸 블록 다이어그램.2 is a block diagram showing an input capacitance control circuit of a semiconductor memory according to the present invention;

도 3은 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로를 나타낸 회로도.3 is a circuit diagram showing an input capacitance control circuit of a semiconductor memory according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

102, 202 : 패드 104, 302 : 캐패시터102, 202: pad 104, 302: capacitor

106, 206 : 저항 108, 208 : 내부 회로106, 206: resistor 108, 208: internal circuit

210 : 입력 캐패시턴스 제어 회로 304 : 이이피롬 셀210: input capacitance control circuit 304: Y pyrom cell

306 : 프로그래머블 캐패시터 셀 308 : 디코더306: programmable capacitor cell 308: decoder

a1∼a2 : 제어 값 b1∼b4 : 제어 신호a1 to a2: control value b1 to b4: control signal

Vp : 프로그래밍 전압Vp: programming voltage

본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로를 나타낸 블록 다이어그램이다.A preferred embodiment of the input capacitance control circuit of the semiconductor memory according to the present invention will be described with reference to FIGS. 2 and 3 as follows. 2 is a block diagram illustrating an input capacitance control circuit of a semiconductor memory according to the present invention.

도 2에 나타낸 바와 같이, 패드(202)와 내부 회로(208) 사이에는 입력 캐패시턴스 제어 회로(104)와 저항(206)이 연결된다. 입력 캐패시턴스 제어 회로(210)는 프로그래밍에 의해 캐패시턴스가 가변 제어되는 회로이다. 저항(206)은 입력 보호용이다. 입력 캐패시턴스는 내부 회로(208)가 최적의 동작을 할 수 있도록 그 값이 적절하게 설정되어야 하며, 적절한 입력 캐패시턴스 값은 테스트를 통하여 얻어진다. 입력 캐패시턴스 제어 회로(210)에는 제어 값(a)과 프로그래밍 전압(Vp)이 입력된다. 제어 값(a)은 입력 캐패시턴스 제어 회로(210)의 전체 캐패시턴스를 결정하기 위한 값이다. 도 3을 참조하여 입력 캐패시턴스 제어 회로(210)에 대해 구체적으로 설명하면 다음과 같다.As shown in FIG. 2, an input capacitance control circuit 104 and a resistor 206 are connected between the pad 202 and the internal circuit 208. The input capacitance control circuit 210 is a circuit in which the capacitance is controlled by programming. Resistor 206 is for input protection. The input capacitance must be set appropriately so that the internal circuit 208 can operate optimally, and the appropriate input capacitance value is obtained through a test. The control value a and the programming voltage Vp are input to the input capacitance control circuit 210. The control value a is a value for determining the total capacitance of the input capacitance control circuit 210. The input capacitance control circuit 210 is described in detail with reference to FIG. 3 as follows.

도 3은 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로를 나타낸 회로도이다. 도 3에 나타낸 바와 같이, 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로(210)는 네 개의 프로그래머블 캐패시터 셀(306)과 디코더(308)로 구성된다. 프로그래머블 캐패시터 셀(306)의 수는 필요에 따라 증가 또는 감소될 수 있다. 디코더(308)는 두 개의 제어 값(a1∼a2)을 디코딩 하여 네 개의 제어 신호(b1∼b4)를 발생시킨다. 제어 값의 수가 n개일 때 제어 신호의 수는 2n개이다.3 is a circuit diagram illustrating an input capacitance control circuit of a semiconductor memory according to the present invention. As shown in FIG. 3, the input capacitance control circuit 210 of the semiconductor memory according to the present invention is composed of four programmable capacitor cells 306 and a decoder 308. The number of programmable capacitor cells 306 can be increased or decreased as needed. The decoder 308 decodes two control values a1 to a2 to generate four control signals b1 to b4. When the number of control values is n, the number of control signals is 2 n .

첫 번째 프로그래머블 캐패시터 셀(306a)을 통하여 각각의 프로그래머블 캐패시터 셀(306)의 구성을 살펴보면, 이이피롬 셀(304a)과 캐패시터(302a)가 직렬 연결된다. 이이피롬 셀(EEPROM cell)의 게이트(콘트롤 게이트)에는 프로그래밍 전압(Vp)이 입력되고, 드레인에는 디코더(308)에서 출력되는 제어 신호(b1)가 입력된다. 이이피롬 셀(304a)에 있어서 프로그래밍 전압(Vp)은 워드라인 전압에 해당되고, 제어신호(b1)는 비트라인 전압에 해당된다. 따라서 제어 신호(b1)의 데이터값(로우 또는 하이)이 프로그래밍 전압(Vp)에 의해 이이피롬 셀(304a)에 프로그래밍 된다. 프로그래밍이 완료된 이이피롬 셀(304a)은 프로그래밍 전압(Vp)에 의해 온/오프 되는데, 제어 신호(b1)의 논리 값에 따라 논리 1이 프로그래밍 되어 있으면 턴 온 되고, 반대로 논리 0이 프로그래밍 되어 있으면 턴 오프 된다. 즉, 제어 신호(b1)의 논리 값을 통하여 필요에 따라 프로그래머블 캐패시터 셀(306a)의 캐패시턴스 성분을 활성화시키거나 또는 비활성화시킬 수 있는 것이다.Looking at the configuration of each programmable capacitor cell 306 through the first programmable capacitor cell 306a, the ypyrom cell 304a and the capacitor 302a are connected in series. The programming voltage Vp is input to the gate (control gate) of the EEPROM cell, and the control signal b1 output from the decoder 308 is input to the drain. In the Y pyrom cell 304a, the programming voltage Vp corresponds to a word line voltage, and the control signal b1 corresponds to a bit line voltage. Therefore, the data value (low or high) of the control signal b1 is programmed in the ypyrom cell 304a by the programming voltage Vp. Programmable ypyrom cell 304a is turned on / off by the programming voltage Vp. If logic 1 is programmed according to the logic value of control signal b1, it is turned on. Is off. That is, the capacitance component of the programmable capacitor cell 306a can be activated or deactivated as needed through the logic value of the control signal b1.

각 프로그래머블 캐패시터 셀(306)의 캐패시터(302)들은, 도 2에 나타낸 바와 같이, 패드(202)와 저항(206) 사이의 노드(212)에 모두 연결된다. 네 개의 프로그래머블 캐패시터 셀(306)을 모두 활성화시키면 입력 캐패시턴스 제어 회로(210)의 전체 캐패시턴스 성분은 최대가 된다. 활성화되는 프로그래머블 캐패시터 셀(306)의 수를 조절하면 입력 캐패시턴스 제어 회로(210)의 전체 캐패시턴스 성분의 크기를 가변 시킬 수 있다.The capacitors 302 of each programmable capacitor cell 306 are all connected to the node 212 between the pad 202 and the resistor 206, as shown in FIG. 2. Activating all four programmable capacitor cells 306 maximizes the total capacitance component of the input capacitance control circuit 210. By adjusting the number of programmable capacitor cells 306 that are activated, the magnitude of the entire capacitance component of the input capacitance control circuit 210 can be varied.

제어 값(a)은 반도체 메모리의 어드레스 핀(Ax)이나 데이터 입출력 핀(DQ)을 통하여 입력되도록 할 수 있으며, 프로그래밍 전압(Vp) 역시 여분의 전원 핀(VCC)이나 사용되지 않는 핀(NC) 등을 통하여 입력되도록 할 수 있다. 이렇게 하면 제어 값(a)과 프로그래밍 전압(Vp)을 입력하기 위한 별도의 핀을 추가할 필요가 없다.The control value (a) can be input through an address pin (Ax) or a data input / output pin (DQ) of the semiconductor memory, and the programming voltage Vp is also an extra power supply pin (VCC) or an unused pin (NC). It can be input through such. This eliminates the need to add a separate pin to input the control value (a) and programming voltage (Vp).

상술한 바와 같이, 본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로(210)는 칩이 완성된 이후 검사 과정에서 입력 캐패시턴스가 스펙에 정해진 규격을 만족하지 못하는 경우 외부로부터의 프로그래밍을 통하여 입력 캐패시턴스를가변 제어할 수 있다.As described above, the input capacitance control circuit 210 of the semiconductor memory according to the present invention varies the input capacitance through external programming when the input capacitance does not meet the specification specified in the specification during the inspection process after the chip is completed. Can be controlled.

본 발명에 따른 반도체 메모리의 입력 캐패시턴스 제어 회로는 프로그래머블 캐패시터 셀을 프로그래밍 하여 입력 캐패시턴스를 가변 제어함으로써 스펙에 규정된 입력 캐패시턴스를 정확히 구현할 수 있도록 하는 효과를 제공한다.The input capacitance control circuit of the semiconductor memory according to the present invention provides an effect of accurately implementing the input capacitance defined in the specification by programming the programmable capacitor cell to variably control the input capacitance.

Claims (4)

반도체 메모리의 패드와 내부 회로 사이의 입력 캐패시턴스를 가변 시키기 위한 입력 캐패시턴스 제어 회로에 있어서,In the input capacitance control circuit for varying the input capacitance between the pad of the semiconductor memory and the internal circuit, 상기 반도체 메모리의 제 1 핀을 통하여 입력되는 제어 값을 디코딩 하여 복수개의 제어 신호를 발생시키는 디코더와;A decoder for decoding a control value input through a first pin of the semiconductor memory to generate a plurality of control signals; 프로그래밍 전압이 입력되고 상기 제어 신호에 의해 제어되는 메모리 셀과, 상기 패드와 상기 내부 회로 사이에 연결되어 상기 메모리 셀을 통해 접지와 연결되도록 이루어지는 캐패시터를 포함하여 이루어지는 다수 개의 프로그래머블 캐패시터 셀을 포함하는 반도체 메모리의 입력 캐패시턴스 제어 회로.A semiconductor comprising a plurality of programmable capacitor cells comprising a memory cell to which a programming voltage is input and controlled by the control signal, and a capacitor connected between the pad and the internal circuit and connected to ground through the memory cell. Input capacitance control circuit of memory. 청구항 1에 있어서, 상기 메모리 셀은, 상기 제어 신호가 비트라인에 입력되고 상기 프로그래밍 전압이 워드라인에 입력되도록 이루어지는 이이피롬 셀로 이루어지는 반도체 메모리의 입력 캐패시턴스 제어 회로.2. The input capacitance control circuit of claim 1, wherein the memory cell comprises an epyrom cell in which the control signal is input to a bit line and the programming voltage is input to a word line. 청구항 1에 있어서, 상기 다수 개의 프로그래머블 캐패시터 셀의 각 캐패시터의 합이 상기 반도체 메모리에 필요한 입력 캐패시턴스가 되도록 이루어지는 반도체 메모리의 입력 캐패시턴스 제어 회로.The input capacitance control circuit of claim 1, wherein the sum of each capacitor of the plurality of programmable capacitor cells is an input capacitance required for the semiconductor memory. 청구항 1에 있어서, 상기 제어 값의 입력과 상기 프로그래밍 전압의 입력이 이미형성되어 있는 다른 용도의 입출력 핀을 공유하여 이루어지는 반도체 메모리의 입력 캐패시턴스 제어 회로.The input capacitance control circuit of claim 1, wherein the input of the control value and the input / output pin of another use in which the input of the programming voltage are already formed are shared.
KR10-2000-0045091A 2000-08-03 2000-08-03 Input capacitance control circuit in semiconductor memory KR100372636B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045091A KR100372636B1 (en) 2000-08-03 2000-08-03 Input capacitance control circuit in semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045091A KR100372636B1 (en) 2000-08-03 2000-08-03 Input capacitance control circuit in semiconductor memory

Publications (2)

Publication Number Publication Date
KR20020011674A KR20020011674A (en) 2002-02-09
KR100372636B1 true KR100372636B1 (en) 2003-02-17

Family

ID=19681627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0045091A KR100372636B1 (en) 2000-08-03 2000-08-03 Input capacitance control circuit in semiconductor memory

Country Status (1)

Country Link
KR (1) KR100372636B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4022615A4 (en) * 2019-08-29 2023-05-03 Micron Technology, Inc. Configurable memory die capacitance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4022615A4 (en) * 2019-08-29 2023-05-03 Micron Technology, Inc. Configurable memory die capacitance
US11947813B2 (en) 2019-08-29 2024-04-02 Micron Technology, Inc. Configurable memory die capacitance

Also Published As

Publication number Publication date
KR20020011674A (en) 2002-02-09

Similar Documents

Publication Publication Date Title
US6208168B1 (en) Output driver circuits having programmable pull-up and pull-down capability for driving variable loads
US6762620B2 (en) Circuit and method for controlling on-die signal termination
US6125069A (en) Semiconductor memory device with redundancy circuit having a reference resistance
US6252447B1 (en) Edge transition detection circuit with variable impedance delay elements
US20080143406A1 (en) Apparatus and method for adjusting slew rate in semiconductor memory device
KR20000052407A (en) Semiconductor device, method of testing the semiconductor device and semiconductor integrated circuit
US20090002091A1 (en) On die termination device that can control terminal resistance
US6424593B1 (en) Semiconductor memory device capable of adjusting internal parameter
US20040246045A1 (en) Voltage and time control circuits and methods of operating the same
KR100361658B1 (en) Semiconductor memory device and voltage level control method thereof
US7154316B2 (en) Circuit for controlling pulse width
US5555216A (en) Line decoder circuit for a memory working at low supply voltages
US7180320B2 (en) Adaptive integrated circuit based on transistor current measurements
KR100372636B1 (en) Input capacitance control circuit in semiconductor memory
US6239642B1 (en) Integrated circuits with variable signal line loading circuits and methods of operation thereof
US6704240B2 (en) Predecoder control circuit
US5898316A (en) Mode setting circuit of semiconductor device
KR100323254B1 (en) Semiconductor integrated circuit
US6545528B2 (en) Semiconductor device
KR100596441B1 (en) An semiconductor memory device
US6344763B1 (en) Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals
KR100554848B1 (en) Semiconductor memory device having an access time control circuit
US5546354A (en) Static random access memory having tunable-self-timed control logic circuits
KR100766374B1 (en) Apparatus and Method for Generating Sense Amp Strobe Signal of Semiconductor Memory
KR100279293B1 (en) Semiconductor device packaged by micro ball grid array package

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee