KR20060129339A - 다중 판독 회로를 이용한 전력 절감 - Google Patents

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Abstract

픽셀 어레이와 관련 판독 체인 사이에 위치되고 이에 연결된 스위치 회로를 갖는 이미저에 관한 것이다. 일 실시예에서, 스위치는 열 샘플 홀드 회로내에 위치되고, 다른 실시예에서 스위치는 열 샘플 홀드 회로와 판독 체인 사이에 위치된다. 스위치 회로는 열 샘플 홀드 회로로부터의 신호가 판독 체인을 인에이블하도록 향하게 됨을 보장하여, 판독 체인의 선택적 인에이블/디스에이블을 가능하게 한다. 판독 체인을 디스에이블 함으로 인해, 이미저의 소비 전력은 감소된다.

Description

다중 판독 회로를 이용한 전력 절감{POWER SAVINGS WITH MULTIPLE READOUT CIRCUITS}
본 발명은 일반적으로는 이미징 장치에 관한 것이고, 보다 상세하게는 다중 판독 체인을 갖는 다중화된 픽셀 열 아키텍쳐를 갖는 이미저에 관한 것이다.
상보형 금속 산화물 반도체(CMOS) 이미저와 같은 이미징 장치가 광-이미징 응용분야에서 일반적으로 이용된다.
CMOS 이미저 회로는 픽셀 셀의 초점 평면 어레이를 포함하며, 셀 각각은 기판의 하부에 광-생성 전하를 축적하기 위하여 기판의 상부에 포토게이트, 포토콘덕터 또는 포토다이오드를 포함한다. 판독 회로는 각각의 픽셀 셀에 접속되고, 적어도 기판내에 형성된 출력 전계 효과 트랜지스터 및 출력 트랜지스터의 게이트에 접속되며, 일반적으로는 플로팅 확산 노드인 센싱 노드를 갖는, 포토게이트, 포토콘덕터 또는 포토다이오드에 인접한 기판 상에 형성된, 전하 전송부를 포함한다. 이미저는 기판의 하부로부터 플로팅 확산 노드로 전하를 전송하기 위한 트랜지스터와 같은 적어도 하나의 전자 장치 및 전하 전송 이전에 노드를 선정된 전하 레벨로 리셋하기 위한 것으로, 이 또한 일반적으로는 트랜지스터인, 하나의 장치를 포함한다.
CMOS 이미저에서, 픽셀 셀의 능동형 소자는 이하의 필요 기능을 수행한다, (1) 포톤(photon)에서 전하로의 변환; (2) 이미지 전하의 축적; (3) 전하 증폭과 수반된 전하의 플토팅 확산 노드로의 전송; (4) 전하 전송 이전에 플로팅 확산 노드를 기지 상태로 리세팅; (5) 판독을 위한 픽셀의 선택; 및 (6) 픽셀 전하를 나타내는 신호의 출력 및 증폭. 초기 전하 축적 영역에서 플로팅 확산 노드로 포토 전하가 이동할 때, 포토 전하는 증폭될 수 있다. 플로팅 확산 노드에서의 전하는 일반적으로 소스 팔로어 출력 트랜지스터에 의해 픽셀 출력 전압으로 변환된다. CMOS 이미저 픽셀의 감광성 소자는 일반적으로 공핍형 p-n 접합 포토다이오드 또는 포토게이트 하단부의 전계 유기형 공핍 영역이다. 포토다이오드에 있어서, 이미지 레그(lag)는 판독시 포토다이오드를 완전히 공핍함에 의해 제거될 수 있다.
상술한 유형의 CMOS 이미저는 일반적으로, 예를 들면 Micron Technology, Inc.,에 양도된 미국 특허 제6,140,630호, 제6,376,868호, 제6,310,366호, 제6,326,652호, 제6,204,524호 및 제6,333,205호에 개재되어 있으며, 그 전체가 본 명세서에 참조로 포함된다.
일반적인 CMOS 이미저(10)가 도 1에 도시된다. 이미저(10)는 열 샘플 홀드(S/H) 회로(30)에 접속된 픽셀 어레이(20)를 포함한다. 픽셀 어레이(20)는 선정 수의 행 및 열(예를 들면, M 행 및 N 열)로 정렬된 복수개의 픽셀을 포함한다. 동작시, 어레이(20)내의 각 행의 픽셀은 행 선택 라인에 의해 동시에 전체가 턴 온되며, 각 열의 픽셀은 열 선택 라인에 의해 선택적으로 출력된다. 복수개의 행 및 열 라인은 전체 어레이(20)에 대해 제공된다.
행 라인은 인가된 행 어드레스에 응답하여 행 제어 회로(16)에 의해 선택적으로 작동된다. 열 선택 라인은 인가된 열 어드레스에 응답하여 열 제어 회로(18)에 의해 선택적으로 작동된다. 그러므로, 행 및 열 어드레스는 각각의 픽셀에 대해 제공된다. CMOS 이미저(10)는 픽셀 판독을 위해 적절한 행 및 열을 선택하기 위한 행 및 열 회로를 제어하는 행 및 열 제어 회로(16, 18)에 의해 동작된다.
도 1에 도시된 CMOS 이미저(10)는 이중형 채널 판독 아키텍쳐를 이용한다. 즉, 이미저(10)는 어레이(20)로부터 판독되는 픽셀 이미지 및 리셋 신호("픽셀 신호")를 위한 제1 채널(ChA) 및 제2 채널(ChB)을 포함한다. 각각의 판독 채널(ChA 및 ChB)은 열 S/H 회로(30)에 접속된 픽셀 수의 반을 판독하는데 이용된다. 당해 분야에 공지된 것처럼, 일단 판독이 되면, 아날로그 리셋 및 픽셀 신호는 판독 제어 회로(84)에 의해 제어되는 판독 체인(80, 82)을 통과한다. 각각의 판독 체인(80, 82)은 이미지 프로세서에 의해 디지털 신호로서 처리되기 전에, 증폭기, 이득단 및 아날로그 투 디지털 변환기(ADC)를 포함한다. 각각의 채널(ChA, ChB)이 자체 판독 체인(80, 82)을 포함하므로, 처리 미스매치로 인한 오프셋 및 약간의 이득 차이가 존재한다.
많은 이미저는 그 픽셀 어레이에 대해 바이엘(Bayer) 컬러 필터 어레이(CFA) 방식을 이용한다. 다른 이미저는 사이언색, 마젠타색, 및 노란색 필터를 갖는 상보형 필터를 이용한다. 도 2는 도 1에서 도시된 픽셀 어레이(20)에 대한 바이엘 방식을 나타낸다. 픽셀의 각각의 행은 2종류의 CFA를 포함한다. 예를 들면, Row0은 교대로 녹(22)(Gr로 표시) 및 적(24)(R로 표시) 픽셀을 포함하며, Row1은 교대 로 청(26)(B로 표시) 및 녹(28)(Gb로 표시) 픽셀을 포함한다. 녹색 픽셀(22, 28; Gr, Gb)이 동일한 오프셋 및 이득을 갖도록 보장하기 위하여, 녹색 픽셀로부터의 신호는 열 S/H 회로(30)로부터 동일 채널, 예를 들면, ChA로 전송될 필요가 있다. 또한 다른 측면에서는, 나머지 오프셋에 대한 보정을 위하여 신호에 대해 디지털 보정이 가해지는데, 이는 도 2에 도시하지 않은 로직 및 회로를 필요로 한다. 그러므로, 제1 채널(ChA)은 녹색 픽셀(22, 28)(Gr, Gb)로부터 신호를 판독하고, 제2 채널(ChB)은 적색 및 청색 픽셀(24, 26)(R, B)로부터 신호를 판독한다.
도 3은 도 1에 도시된 이미저(10)의 회로도이다. 픽셀 어레이(20)는 M 행 및 N 열을 포함한다. 도 3에서 알 수 있듯이, 열 S/H 회로(30)는 어레이(20)내의 각각의 열에 대해 다중 열 S/H 서브-회로(30_0, 30_1, ... 30_n-1)를 포함한다. 각각의 서브-회로(30_0, 30_1, ...30_n-1)는 각각 픽셀 출력 라인(pixout_0, pixout_1,..., pixout_n-1)에 접속된다. 제1 출력 채널(ChA)은 2개의 출력 라인(70,72)을 포함한다. 제2 출력 채널(ChB)은 2개의 출력 라인(74,76)을 포함한다. 이미저(10)의 동작 동안, 픽셀 출력 라인(pixout_0, pixout_1,..., pixout_n-1)은 어레이(20)내에서 그들의 각각이 관련된 픽셀로부터 리셋 및 픽셀 신호를 이송한다.
열 제어 회로(18)는 열 0 선택 신호(colsel_0), 열 0 녹색 픽셀 선택 신호(colsel0_A), 및 열 0 적색/청색 선택 신호(colsel0_B)를 열 0(제1) S/H 서브-회로(30_0)에 제공한다. 유사하게, 열 제어 회로(18)는 열 1 선택 신호(colsel_1), 열 1 녹색 픽셀 선택 신호(colsel1_A), 및 열 1 적색/청색 선택 신호(colsel 1_B) 를 열 1(제2) S/H 서브-회로(30_1)에 제공한다. 글로벌 크로우바 제어 신호(global crowbar control signal: CB), 샘플 홀드 픽셀 제어 신호(SHS) 및 샘플 홀드 리셋 제어 신호(SHR) 또한 열 S/H 서브 회로(30_0, 30_1, ...30_n-1)에 제공된다. 이들 신호(CB, SHS, SHR)의 이용은 이하에 더 상세히 설명된다.
글로벌 크로우바 제어 신호(CB)는 열 0 S/H 서브 회로(30_0)의 AND 게이트(38_0)에 입력된다. AND 게이트(38_0)의 제2 입력은 열 0 선택 신호(colsel_0)에 접속된다. AND 게이트(38_0)의 출력은 colsel_0 및 CB 신호가 동시에 동작될 때만 생성되는 크로우바 제어/선택 열 0 신호(CBsel_0)이다.
열 0 S/H 서브-회로(30_0)는 또한 제어 전압(Vin)에 의해 제어되고 각각의 픽셀 출력 라인(pixout_0)을 바이어스하는데 이용되는 바이어싱 트랜지스터(32_0)를 또한 포함한다. 픽셀 출력 라인(pixout_0)은 또한 샘플 홀드 픽셀 신호 스위치(34_0)를 통해 제1 커패시터(42_0)에 접속된다. 샘플 홀드 픽셀 신호 스위치(34_0)는 샘플 홀드 픽셀 제어 신호(SHS)에 의해 제어된다. 또한, 픽셀 출력 라인(pixout_0)은 샘플 홀드 리셋 신호 스위치(36_0)를 통해 제2 커패시터(44_0)에 접속된다. 샘플 홀드 리셋 신호 스위치(36_0)는 샘플 홀드 리셋 제어 신호(SHR)에 의해 제어된다. 스위치(34_0, 36_0)는 일반적으로 MOSFET 트랜지스터이나, CMOS 스위치일 수도 있다.
제1 커패시터(42_0)의 제2 단자는 colsel0_B 신호에 의해 제어되는 제1 열 선택 스위치(50_0)를 통해 제1 ChB 픽셀 출력 라인(74)에 접속된다. 제1 커패시터(42_0)의 제2 단자는 또한 colsel0_A 신호에 의해 제어되는 제2 열 선택 스위 치(52_0)를 통해 제1 ChA 픽셀 출력 라인(70)에 접속된다. 제1 커패시터(42_0)의 제2 단자는 또한 제1 클램핑 스위치(60_0)를 통해 클램핑 전압(VCL)에 접속된다.
제2 커패시터(44_0)의 제2 단자는 colsel0_A 신호에 의해 제어되는 제3 열 선택 스위치(54_0)를 통해 제2 ChA 픽셀 출력 라인(72)에 접속된다. 제2 커패시터(44_0)의 제2 단자는 또한 colsel0_B 신호에 의해 제어되는 제4 열 선택 스위치(56_0)를 통해 제2 ChB 픽셀 출력 라인(76)에 접속된다. 제2 커패시터(44_0)의 제2 단자는 또한 제2 클램핑 스위치(62_0)를 통해 클램핑 전압(VCL)에 접속된다.
제4 열 선택 스위치(50_0, 52_0, 54_0, 56_0)은 멀티플렉서(58)의 일부로서, 그 동작이 이하 상세히 설명된다. 멀티플렉서(58)는 또한 나머지 열 S/H 서브-회로(30_1, ..., 30_n-1)로부터의 추가 열 선택 스위치(예를 들면, 50_1, 52_1, 54_1, 56_1)를 포함한다. 열 선택 스위치(50_0, 52_0, 54_0, 56_0, 50_1, 52_1, 54_1, 56_1)는 일반적으로는 MOSFET 트랜지스터이다.
당해 분야에는 공지된 것처럼, 클램핑 전압(VCL)은 각각이 어레이(20)로부터 픽셀 및 리셋 신호를 저장하려 할 때(또한, 적절한 S/H 제어 신호(SHS, SHR)가 생성될 때), 2개의 커패시터(42_0, 44_0)에 전하를 위치시키기 위하여 이용된다.
제1 커패시터(42_0)와 그 샘플 홀드 스위치(34_0)의 접속점과 제2 커패시터(44_0)와 그 샘플 홀드 스위치(36_0)의 접속점 사이에 크로우바 스위치(40_0)가 접속된다. 크로우바 스위치(40_0)는 AND 게이트(38_0)로부터 출력된 CBsel_0에 의해 제어된다. 열 0의 판독 동안, 열 0 S/H 서브-회로(30_0)는 colsel_0 신호에 의해 선택되고, 글로벌 크로우바 제어 신호(CB)가 또한 생성되어, CBsel_0 신호가 AND 게이트(38_0)로부터 출력되도록 한다. 그러므로, 크로우바 스위치(40_0)가 닫혀서, 2개의 커패시터(42_0, 44_0)의 전면 플레이트를 단락시키고, 이들 커패시터(42_0, 44_0) 상의 각각의 전하를 멀티플렉서(58)로 뽑아낸다.
열 0 S/H 서브-회로(30_0)와 유사하게, 글로벌 크로우바 제어 신호(CB)는 열 1 S/H 서브 회로(30_1)의 AND 게이트(38_1)로 입력된다. AND 게이트(38_1)의 제2 입력은 열 1 선택 신호(colsel_1)에 접속된다. AND 게이트(38_1)의 출력은 크로우바 제어/선택 열 1 신호(CBsel_1)로서, 이는 colsel_1 및 CB 신호가 동시에 동작될 때만 생성된다. 열 1 S/H 서브-회로(30_1)의 나머지는 열 0 S/H 서브-회로(30_0)와 본질적으로 동일하다. 그러므로, 열 1 S/H 서브-회로(30_1)에 대해 더 이상의 설명은 필요하지 않다.
우수 행(예를 들면, Row0, Row2, 등)이 우수 열(예를 들면, Col0, Col2, 등)에서 녹색 픽셀(22)(Gr) 및 기수 열(예를 들면, Col1, Col3, 등)에서 적색 픽셀(24)을 갖는다면, 바이엘 CFA 패턴에 따르면, 기수 행(예를 들면, Row1, Row3 등)은 기수 열내에서의 녹색 픽셀(28)(Gb) 및 우수 열 내에서의 청색 픽셀(26)을 갖는다.
도 2 및 3을 참조하면, 동작시, Row0로부터의 픽셀로부터의 신호는 먼저 S/H 회로(30)로 샘플링된다. 우수 열 S/H 회로(예를 들면, 서브-회로(30_0))는 Row0로부터의 녹색 픽셀(22)(Gr)로부터의 신호를 수신할 것이다. 기수 열 S/H 회로(예를 들면, 서브-회로(30_1))는 Row0로부터의 적색 픽셀(24)(R)로부터 신호를 수신한다. Row0 녹색 픽셀(22)로부터의 신호가 제1 채널(ChA)로 가는 것을 보장하기 위하여, 또한 적색 픽셀(24)로부터의 신호가 제2 채널(ChB)로 가는 것을 보장하기 위하여, 상술한 멀티플렉서(58)는 채널(ChA, ChB)에 대한 판독 라인(70, 72, 74, 76) 바로 앞의 열 S/H 회로내에 포함된다.
그러므로, Row0에 대해 판독 동작이 수행되는 동안, 각각의 우수 열(예를 들면, Col0, Col2 등)에서의 제1 채널(ChA)에 접속된 열 선택 스위치/트랜지스터(52_0, 54_0)가 멀티플렉서(58)에서 선택되어야 한다. 또한, Row0에 대해 판독 동작이 수행되는 동안, 각각의 기수 열(예를 들면, Col1, Col3 등)에서의 제2 채널(ChB)에 접속된 열 선택 스위치/트랜지스터(50_1, 56_1)가 멀티플렉서(58)에서 선택되어야 한다.
Row1 신호가 열 S/H 회로(30_0, 30_1,...,30_n-1)로 샘플링되는 경우, 우수 열(예를 들면, Col0, Col2 등)은 청색 픽셀(26)로부터의 신호를 가지며, 기수 열(예를 들면, Col1, Col3 등)은 녹색 픽셀(28)(Gb)로부터의 신호를 가질 것이다. 그러므로, Row1에 대한 판독 동작이 수행되는 동안, 각각의 기수 열(예를 들면, Col1, Col3)에서의 제1 채널(ChA)에 접속된 열 선택 스위치/트랜지스터(52_1, 54_1)가 멀티플렉서(58)에서 선택되어야 한다. 또한, Row1에 대한 판독 동작이 수행되는 동안, 각각의 우수 열(예를 들면, Col0, Col2 등)에서의 제2 채널(ChB)에 접속된 열 선택 스위치/트랜지스터(50_0, 56_0)가 멀티플렉서(58)에서 선택되어야 한다.
제1 채널(ChA)로 판독된 신호는 이미지 프로세서(도시 없음)에 의해 디지털 신호로서 처리되기 이전에, 상술한 것처럼 증폭기, 이득단 및 아날로그 투 디지털 변환기(ADC)를 포함하는, 처리를 위한, 제1 판독 체인 A(예를 들면, 도 1의 판독 체인(80))에 제공된다. 유사하게, 제2 채널(ChB)에 판독된 신호는 이미지 프로세서(도시 없음)에 의해 디지털 신호로서 처리되기 이전에, 상술한 것처럼 증폭기, 이득단 및 아날로그 투 디지털 변환기(ADC)를 포함하는, 처리를 위한, 제2 판독 체인 B(예를 들면, 도 1의 판독 체인(82))에 제공된다. 제1 판독 체인(A)에 의한 신호 처리는 제2 판독 체인(B)에 의한 신호 처리에 대해 독립적이며, 또한 병렬로 수행될 수 있다.
이러한 다중 판독 체인의 이용은 픽셀 어레이로부터 수신된 신호 전체의 처리 시간을 감소시킨다. 그러나, 이러한 아키텍쳐는 각각의 판독 체인(A, B)이 신호를 처리하기 위한 전력을 소비한다는 것과 같은 일부 단점들을 갖는다.
고 해상도의 센서에 대한 요구의 증가로 인하여, 이미저 장치의 소비 전력 또한 증가한다. 특정 응용 장치에서는, 소비 전력은 중요한 설계 고려 대상이다. 예를 들면, 공급 전력이 제한되는 이동식 응용 장치에서, 소비 전력은 반드시 제한되어야 한다.
소비 전력을 제한하는 일 방법은 가변 센싱 모드를 제공하는 것이다. 예를 들면, 제1 센싱 모드는 높은 해상도 모드를 포함하며, 이미저 장치의 픽셀 전체가 판독되고 처리된다. 제1 센싱 모드는 최고 해상도의 이미지를 캡쳐하는데 이용된다. 제2 센싱 모드는 낮은 해상도 모드를 포함하며, 이미저 장치의 일부 픽셀만이 판독되고 처리된다. 제2 센싱 모드는 낮은 해상도가 이용될 수 있는 "뷰파인더"(예를 들면, 모니터) 응용 장치에 이용된다.
그러나, 낮은 해상도 모드를 이용함에 의해 소비 전력을 감소시키더라도, 다중 판독 체인을 갖는 이미저 장치는 여전히 많은 전력을 소비한다.
따라서, 종래 기술의 다중 판독 방식보다 감소된 소비 전력을 갖는 이미저용 다중 판독 체인 방식에 대한 요구 및 소망이 있다.
본 발명은 현재 이용할 수 있는 판독 체인 아키텍쳐 보다 감소된 소비 전력을 갖는 이미저를 위한 다중 판독 체인 아키텍쳐를 제공한다.
판독 체인을 선택적으로 디스에이블/인에이블 시킬 수 있으며 픽셀 어레이로부터 판독된 신호가 인에이블된 판독 체인에게만 향하도록 할 수 있는 이미저를 제공함에 의해 상술한 및 다른 특징 및 이점이 본 발명의 다양한 실시예에서 성취된다. 판독 체인의 선택적 이용은 이로 인하여 판독 체인을 턴 오프할 수 있으므로 이미저에 의해 소비되는 전력을 감소시킨다. 판독 체인의 인에이블 및 이용을 제어함에 의해, 이미저는 응용 장치에 근거하여 소비 전력을 조절한다. 예를 들면, 저소비전력 모드에서, 신호를 판독하기 위하여 단일 판독 체인만을 이용한다. 그러므로, 단지 하나의 판독 체인만이 인에이블되고, 다른 전체 판독 체인들은 디스에이블되며, 신호들은 처리를 위한 인에이블된 판독 체인으로 향하게 된다.
본 발명의 다른 특징에서, 판독 체인의 선택적 이용이 소비 전력을 감소시키기 위한 선택적 판독 및 처리와 결합된다.
도 1은 CMOS 이미저의 블록도.
도 2는 도 1의 이미저에서 이용될 수 있는 픽셀 어레이를 도시하는 도면.
도 3은 도 1에 도시된 CMOS 이머저의 회로도.
도 4는 본 발명의 제1 실시예에 따라 구성된 CMOS 이미저의 회로도.
도 5는 본 발명의 제2 실시예에 따라 구축된 CMOS 이미저의 회로도.
도 6은 본 발명의 실시예에 따라 구성된 적어도 하나의 이미저 장치를 포함하는 프로세서 시스템.
이하 상세한 설명에서는, 본 명세서의 일부인 첨부된 도면이 참조되었으며, 이 도면에는 본 발명이 실시되는 다양한 실시예가 도시되었다. 이들 실시예들은 당해 분야의 숙련자가 본 발명을 제조 및 실시할 수 있도록 충분히 상세히 설명되었다. 다른 실시예가 이용될 수 있으며, 이용되는 재료의 변경 외에도 구조적, 논리적, 및 전기적 변경이 본 발명의 기술 사상 및 범위로부터 벋어나지 않고도 가능함이 이해될 것이다.
도면을 참조하면, 유사한 도면 참조 번호가 유사한 구성 요소를 가리키며, 도 4는 본 발명의 제1 실시예에 따라 구성된 CMOS 이미저(110)를 도시한다. 이미저(110)는 픽셀 어레이(20), 열 제어 회로(124), 행 제어 회로(122), 열 S/H 회로(130), 판독 제어 회로(184), 판독 체인 A(80), 및 판독 체인 B(82)을 포함한다. 픽셀 신호는 열 S/H 회로(130)로부터 2개의 출력 채널(ChA, ChB) 중 어느 하나에 출력된다. 상술한 것처럼, 각각의 열 S/H 회로(130)는 전하 축적 신호 및 리셋 신호를 출력 채널 중 어느 하나(ChA 또는 ChB)에 선택적으로 출력한다.
픽셀 어레이(20)는 M 행 및 N 열을 포함한다. 열 S/H 회로(130)는 도 1 내지 3에 대해 상술한 설명과 유사하게 다중 열 S/H 서브-회로(도시 없음)를 포함한다.
열 제어 회로(124)는 열 S/H 회로(130)를 각각의 채널(ChA, ChB)을 통해 판독 체인(80, 82) 중 하나에 선택적으로 결합시킨다. 보다 구체적으로는, 열 제어 회로(124)는 서브-회로내에서 멀티플렉서(58)를 적절히 제어함에 의해 열 S/H 회로(130)의 서브-회로(예를 들면, 서브-회로(30_0), 도 3)를 각각의 채널(ChA, ChB)에 선택적으로 결합시킨다. 또한, 멀티플렉서(58)(도 3)의 이용은 이미저 장치(110)의 프로그래밍에 대해 최소의 변경만을 필요로 하며, 따라서 용이하게 이행된다.
도 4에 도시된 것처럼, 판독 제어 회로(184)는 판독 체인(80, 82)에 접속된다. 판독 제어 회로(184)는 판독 체인(80, 82)의 동작 예를 들면, 판독 체인 이용이 인에이블 되는지 또는 디스에이블 되는지 여부를 제어한다. 예를 들면, 판독 제어 회로(184)는 판독 체인(80, 82)내에서 증폭기, 이득단 및 아날로그 투 디지털 변환기(ADC)를 제어한다. 또한, 판독 제어 회로(184)는 판독 체인(80, 82)의 상태(즉, 판독 체인(80,82) 이용이 인에이블되는지 또는 디스에이블되는지)를 제어한다. 예를 들면, 이미저 장치(110)의 표준 동작 모드에서, 판독 체인(80,82)은 둘다 인에이블된다. 즉, 두 판독 체인(80,82)은 열 샘플 홀드 회로(130)로부터의 신호를 처리한다. 이미저 장치(110)이 전력 절감 동작 모드에서, 판독 체인(80,82) 중 하나는 인에이블되고, 다른 하나는 디스에이블된다. 즉, 단 하나의 판독 체 인(80,82)만이 열 샘플 홀드 회로(130)로부터의 신호를 처리한다.
열 제어 회로(124)는 판독 체인(80,82)의 상태(즉, 표준 또는 전력 절감 동작 모드)를 열 S/H 회로(130)의 채널(ChA, ChB)의 선택에 반영한다. 예를 들면, 이미저 장치(110)가 표준 동작 모드에서 동작하는 경우, 판독 체인(80,82) 모두는 인에이블되고, 채널(ChA, ChB) 상의 신호는 각각의 판독 체인(80,82)으로 즉, 열 S/H 회로(130)로부터 채널(ChA)에 도달하는 신호는 판독 체인(80)으로 향하고, 열 S/H 회로(130)로부터 채널(ChB)에 도달하는 신호는 판독 체인(82)로 향한다.
이미저 장치(110)가 전력 절감 동작 모드에서 동작하는 경우, 판독 체인(80,82) 중 하나가 인에이블되고, 나머지 판독 체인은 디스에이블되며; 열 S/H 회로(130)로부터의 신호는 능동 판독 체인에 결합된 채널에 결합된다. 즉, 판독 체인(80)이 인에이블되고 판독 체인(82)가 디스에이블되는 경우, 샘플 홀드 회로(130)로부터의 신호는 채널(ChA)에 결합되고, 판독 체인(80)에 제공된다. 열 제어 회로(124)는 채널(ChA, ChB) 중 단 하나로부터의 신호가 일시에 선택된 판독 체인에 향하도록 신호를 제어한다. 그러므로, 전력 절감 동작 모드에서, 열 제어 회로(124)는 멀티플렉서(58)를 제어하여, 샘플 홀드 회로(130)로부터의 신호가 채널(ChA)과 채널(ChB)에 교대로 도달하도록 하여, 판독 체인(80,82)을 인에이블 하도록 한다.
그러므로 도 4에 도시된 아키텍쳐로, 본 발명의 이미저(110)는 도 1에 도시된 종래 기술의 이미저(10)에 비해 이점을 갖는다. 예를 들면, 이미저 장치(110)는 보다 신속한 신호 처리를 제공하기 위하여, 다중 판독 체인(80,82)을 이용할 수 있다. 또한, 이미저 장치는 필요한 경우, 하나의 판독 체인을 디스에이블하고 다른 판독 체인을 인에이블함으로써 소비 전력을 선택적으로 감소시킨다. 이러한 아키텍쳐는 공급 전력이 제한되고 따라서 소비 전력 감소가 필요하게 되는 응용 장치에서 특히 유리하다.
도면을 참조하면, 유사한 도면 참조 번호가 유사한 구성 요소를 가리키며, 도 5는 본 발명의 제2 실시예에 따라 구성된 CMOS 이미저(510)를 도시한다. 이미저(510)는 픽셀 어레이(20), 열 제어 회로(524), 행 제어 회로(122), 열 S/H 회로(530), 판독 제어 회로(584), 판독 체인 A(580), 판독 체인 B(582) 및 스위치(598)를 포함한다. 픽셀 신호는 열 S/H 회로(530)로부터 2개의 출력 채널(ChA, ChB) 중 하나로 출력된다.
픽셀 어레이(20)는 M 행 및 N 열을 포함한다. 열 S/H 회로(530)는 도 1 내지 3에 대해 상술한 것과 유사한 다중 열 S/H 서브-회로(도시 없음)를 포함한다.
스위치(598)는 열 S/H 회로(530)로부터의 출력 채널(ChA, ChB)을 판독 체인(580,582)에 선택적으로 접속시키기 위한 회로를 포함한다. 도시된 실시예에서, 제1 채널(ChA)은 멀티플렉서 스위치(595)를 통해 판독 체인(580)에, 그리고 멀티플렉서 스위치(597)를 통해 판독 체인(582)에 선택적으로 접속된다. 채널(ChB)은 멀티플렉서 스위치(595)를 통해 판독 체인(580)에, 그리고 멀티플렉서 스위치(597)를 통해 판독 체인(582)에 선택적으로 접속된다. 2개의 멀티플렉서 스위치(595,597)를 갖는 것으로 도시되었지만, 멀티플렉서 스위치의 수는 열 S/H 회로(530)로부터의 판독 체인의 수 및 출력 채널의 수에 관련된다. 그러므로, 본 발명은 2개의 멀 티플렉서 스위치에 국한되지 않는다.
판독 제어 회로(584)는 멀티플렉서 스위치(595)에 접속되며, 채널(ChA) 또는 채널(ChB)이 판독 체인(580)에 접속되는지 여부를 제어한다. 또한, 판독 제어 회로(584)는 멀티플렉서 스위치(597)에 접속되고 채널(ChA) 또는 채널(ChB)가 판독 체인(582)에 접속되는지 여부를 제어한다. 판독 제어 회로(584)는 판독 체인 이용이 인에이블 되는지 또는 디스에이블되는지 여부를 제어한다. 멀티플렉서 스위치(595) 및 판독 제어 회로(584)의 동작이 아래에 상세히 설명된다.
열 샘플 홀드 회로(530)와 판독 체인(580,582) 사이에 스위치(598)를 설치함에 의해, 이미저(510)는 채널(ChA, ChB)을 판독 체인(580,582)에 접속시키기 위한 단순한 제어 방식을 이용한다. 또한, 스위치(598)의 부가는 이미저 장치(510)의 아키텍쳐에 최소의 변화만을 필요로 하므로, 용이하게 실행될 수 있다.
판독 제어 회로(584)는 판독 체인(580,582)의 동작을 제어한다. 즉, 판독 제어 회로(584)는 각각의 판독 체인(580,582) 내의 회로의 동작을 제어한다. 예를 들면, 판독 제어 회로(584)는 판독 체인(580,582) 내의 증폭기, 이득단 및 아날로그 투 디지털 변환기(ADC)를 제어한다. 또한, 판독 제어 회로(584)는 판독 체인(580,582)의 상태(즉, 판독 체인(580,582) 이용이 인에이블 또는 디스에이블 되는지 여부)를 제어한다. 예를 들면, 이미저 장치(110)의 표준 동작 모드에서, 판독 체인(580,582) 모두는 인에이블된다. 즉, 판독 체인(580,582) 모두는 열 샘플 홀드 회로(530)로부터의 신호를 처리한다. 이미저 장치(510)의 전력 절감 동작 모드에서, 판독 체인(580,582) 중 하나는 인에이블되고 다른 하나는 디스에이블된다. 즉, 판독 체인(580,582) 중 하나만이 열 샘플 홀드 회로(530)로부터의 신호를 처리한다.
판독 제어 회로(584)는 판독 체인(580,582)의 상태(즉, 표준 또는 전력 절감 동작 모드)를 멀티플렉서 스위치(595)의 제어 및 동작에 반영시킨다. 예를 들면, 이미저 장치(510)가 표준 동작 모드에서 동작하는 경우, 판독 체인(580,582) 모두가 인에이블되고, 채널(ChA, ChB) 상의 신호는 각각의 판독 체인(580,582)으로 향하게 되고, 즉, 샘플 홀드 회로(530)로부터 채널(ChA)로 전송되는 신호는 판독 체인(580)으로 향하게 되고, 샘플 홀드 회로(530)로부터 채널(ChB)로 전송되는 신호는 판독 체인(582)으로 향하게 된다.
이미저 장치(510)가 전력 절감 동작 모드에서 동작하는 경우, 판독 체인(580,582) 중 하나는 인에이블되고, 다른 판독 체인은 디스에이블되며; 채널(ChA, ChB) 모두의 신호는 동일 판독 체인(580,582)으로 향하게 된다. 즉, 판독 체인(580)이 인에이블되고 판독 체인(582)이 디스에이블되는 경우, 샘플 홀드 회로(530)로부터 채널(ChA)로 전송되는 신호는 판독 체인(580)으로 향하게 되고, 샘플 홀드 회로(530)로부터 채널(ChB)로 전송되는 신호는 또한 판독 체인(580)으로 향하게 된다. 판독 제어 회로(584)는 채널(ChA, ChB) 중 단지 하나만으로부터의 신호가 동시에 선택된 판독 체인을 향하도록 스위치(598)를 제어한다. 그러므로, 전력 절감 동작 모드에서, 스위치(598)는 샘플 홀드 회로(530)로부터 채널(ChA)와 채널(ChB)로 전송되는 신호를 교대로 인에이블된 판독 체인(580,582)으로 향하게 한다.
그러므로, 도 5에 도시된 아키텍쳐로, 본 발명의 이미저(510)는 도 1에 도시된 종래 기술의 이미저(10)에 비해 이점을 갖는다. 예를 들면, 이미저 장치(510)는 신속한 신호 처리를 제공하기 위하여 다중 판독 체인(580,582)을 이용할 수 있다. 또한, 이미저 장치는 필요한 경우에 한 판독 체인을 디스에이블하고 다른 판독 체인을 인에이블함으로써 소비 전력을 선택적으로 감소시킨다. 이러한 아키텍쳐는 전력 공급이 제한되어 소비 전력 감소가 필요한 응용 장치에 특히 유리하다.
본 발명의 다른 측면에서, 소비 전력은 이미저 장치의 판독 체인의 선택적 인에이블 및 이용과 픽셀 어레이로부터의 픽셀 신호의 선택적 판독의 결합에 의해 더욱 감소된다. MxN 픽셀 어레이를 갖는 이미저 장치의 표준 판독 모드에서, 전체 또는 대부분의 픽셀이 판독된다. 선택적 판독 모드에서, 어레이의 감소된 수의 픽셀이 판독되고 처리된다. 즉, 표준 판독에서는 m' 행의 픽셀이 판독되고 처리되는데, 여기서 m'은 M보다 적거나 같으며, 선택적 판독 모드에서, m''행이 픽셀이 판독되고 처리되는데, 여기서 m''은 m'보다 작다. 또한, 표준 판독 모드에서 n' 열의 픽셀이 판독되고 처리되는데, 여기서 n'은 N보다 적거나 같으며, 선택적 판독 모드에서 n''열의 픽셀이 판독되고 처리되는데, 여기서 n''은 n'보다 적다.
양호한 실시예에서, 픽셀 신호는 당해 분야에서 공지된 것처럼 "스킵모드(skipmode)"에서 선택된다. 스킵모드는 픽셀 어레이로부터 판독된 픽셀의 수를 감소시키려는 요구와 대표 컬러 레벨 및 이미지 픽셀을 제공할 필요성 사이에서 균형을 이룬다. 바이엘 필터를 이용하는 픽셀 어레이에서, 상술한 것처럼, 픽셀 어레이의 행내의 픽셀은 선택되지 않은 인접 픽셀 쌍들 사이에서 교호하는 인접 픽셀 쌍으로서 선택된다. 예를 들면, 12행 x 12열을 갖는 픽셀 어레이에서, 열 1,2,5,6,9 및 10내의 픽셀이 판독을 위해 선택되고, 열 3,4,7,8,11 및 12내의 픽셀은 판독을 위해 선택되지 않는다. 또한, 픽셀 어레이의 일부 행만이, 양호하게는 인접 행의 쌍이 교대로, 판독을 위해 선택된다. 예를 들면, 행 1,2,5,6,9 및 10이 판독을 위해 선택되고, 행 3,4,7,8,11 및 12내의 픽셀은 판독을 위해 선택되지 않는다. 그러므로, 대표 픽셀은 선택된 행의 선택된 열로부터 판독된다.
도 4 또는 도 5에 도시된 아키텍쳐 및 판독될 픽셀의 수를 감소하여 선택할 수 있음으로 인해, 본 발명의 이미저는 도 1에 도시된 종래 기술의 이미저(10)에 비해 이점을 갖는다. 예를 들면, 상술한 것처럼 하나의 판독 체인을 디스에이블시키고 적어도 다른 판독 체인을 인에이블시킴으로 인해 소비 전력을 선택적으로 감소시키는 이미저 장치 외에도, 이미저 장치는 또한 픽셀 어레이의 픽셀 전체 보다는 적은 수를 판독함에 의해 소비 전력을 감소시킨다. 이 아키텍쳐는 전력 공급이 제한되어 소비 전력이 감소되는 응용 장치(예를 들면, 제한된 배터리 전력을 갖는 이미저를 포함하는 이동형 장치에서)에서 특히 유익하다.
도 6은 종래의 프로세서 기반 시스템에 본 발명의 실시예에 따라 구성된 이미저 장치(610)를 포함하도록 개조된 시스템(600)을 도시한다. 즉, 이미저 장치(610)는 도 4를 참조로 상술한 장치(110) 또는 도 5를 참조로 상술한 장치(510)이다. 프로세서 기반 시스템의 예로서, 이미저 장치(610)를 채용하는 예는, 제한없이, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼 시스템, 차량 항법 시스템, 비디오 전화기, 감시 시스템, 자동 초점 시스템, 항성 추적 시스템, 이동 검출 시스템, 이미지 안정화 시스템 등을 포함한다.
시스템(600)은 버스(620)를 통해 다양한 장치와 통신하는 중앙 처리 유닛(CPU)(602)을 포함한다. 버스(620)에 연결된 일부 장치들은 시스템(600)과의 통신을 제공하며, 개략적으로는 입력/출력(I/O) 장치(606) 및 이미저 장치(610)를 포함한다. 버스(620)에 접속된 다른 장치는 개략적으로는 랜덤 억세스 메모리(RAM)(604), 하드 드라이브(612), 및 플로피 디스크 드라이브(614) 및 컴팩트 디스크(CD) 드라이브(616)와 같은 하나 이상의 주변 메모리 장치를 포함하는 메모리를 제공한다. 이미저 장치(610)는 단일 집적 회로내의 CPU, 디지털 신호 프로세서, 또는 마이크로프세서와 같은 프로세서와 결합될 수 있다.
본 발명은 2개의 출력 채널(ChA, ChB)를 갖는 것으로 도시된다. 본 발명은 2개 채널 이상을 갖는 이미저에 대해 이용될 수 있음을 알아야 한다. 본질적으로, 필요한 것은 스위치(198)가 더 많은 열 및 열 S/H 회로에 접속되어, 추가 채널을 수용하는 것이다. 또한, 본 발명은 2개 또는 그 이상의 출력 채널을 갖는 흑백 및 그레이스케일 이미저에 대해 이용될 수 있다.
또한, 본 발명은 디스에이블된 판독 체인으로부터 인에이블된 판독 체인으로 신호를 제어하고/신호를 향하게 하기 위한 별도의 회로를 이용할 수 있으며, 본 발명의 사상을 여전히 유지할 수 있다. 예를 들면, 열 샘플 홀드 회로 내부의 회로는 인에이블되지 않은 판독 체인을 보상하며, 채널 상의 신호를 인에이블된 판독 채널로 향하게 한다. "스킵모드" 방법을 이용함에 의해 픽셀 어레이로부터 판독된 픽셀의 수를 감소하는 것이 설명되었지만, 본 발명은 이에 국한되지 않으며, 다른 방법들도 본 발명의 기술사상을 유지하면서 이용될 수 있다.
상술한 처리 및 장치는 사용되고 생산될 수 있는 다양한 양호한 방법 및 전형적인 장치를 설명한다. 상술한 설명 및 도면은 본 발명의 목적, 특징 및 이점을 달성하는 실시예들을 설명한다. 그러나, 본 발명은 상술한 실시예에만 엄격히 국한되려는 것은 아니다. 현재는 예측이 불가능하지만, 이하의 청구 범위의 기술 사상 및 범위내에 드는 본 발명의 임의의 개조도 본 발명의 일부로서 간주되어야 할 것이다.

Claims (80)

  1. 이미저 장치로서,
    픽셀 어레이;
    제1 및 제2 판독 체인; 및
    상기 픽셀 어레이와 상기 제1 및 제2 판독 체인을 결합시키며, 제1 모드에서는 상기 픽셀 어레이를 상기 제1 및 제2 판독 체인에 결합시키도록 동작하며, 제2 모드에서는 상기 픽셀 어레이를 상기 제1 및 제2 판독 체인 중 하나에 결합시키도록 동작하는 스위치 회로
    를 포함하는 이미저 장치.
  2. 청구항 1에 있어서, 상기 스위치 회로는 열 샘플 홀드 회로와 함께 위치되는, 이미저 장치.
  3. 청구항 1에 있어서, 상기 스위치 회로는 열 샘플 홀드 회로와 상기 제1 및 제2 판독 체인 사이에 위치되는, 이미저 장치.
  4. 청구항 1에 있어서, 상기 스위치 회로는
    상기 픽셀 어레이로부터 신호를 수신하고 상기 신호를 상기 판독 체인에 제공하기 위한 제1 및 제2 멀티플렉서 스위치
    를 포함하는, 이미저 장치.
  5. 청구항 1에 있어서, 상기 스위치 회로를 상기 제1 및 제2 모드에서 동작하도록 제어하는 제어 회로를 더 포함하는, 이미저 장치.
  6. 청구항 4에 있어서, 상기 스위치 회로를 상기 제1 및 제2 모드에서 동작하도록 제어하는 제어 회로를 더 포함하는, 이미저 장치.
  7. 청구항 6에 있어서, 상기 픽셀 어레이와 상기 제1 및 제2 판독 체인 사이에 결합된 샘플 홀드 회로를 더 포함하는, 이미저 장치.
  8. 청구항 6에 있어서, 상기 픽셀 어레이로의 행 억세스를 제어하기 위하여 상기 픽셀 어레이에 결합된 행 제어 회로를 더 포함하는, 이미저 장치.
  9. 청구항 6에 있어서, 상기 샘플 홀드 회로를 제어하기 위하여 상기 샘플 홀드 회로에 결합된 열 제어 회로를 더 포함하는, 이미저 장치.
  10. 청구항 3에 있어서, 각각의 판독 체인은 증폭기를 포함하는, 이미저 장치.
  11. 청구항 3에 있어서, 각각의 판독 체인은 아날로그 투 디지털 변환기를 포함 하는, 이미저 장치.
  12. 청구항 3에 있어서, 각각의 판독 체인은 이득단을 포함하는, 이미저 장치.
  13. 청구항 3에 있어서, 각각의 판독 체인은 증폭기, 아날로그 투 디지털 변환기, 및 이득단을 포함하는, 이미저 장치.
  14. 이미저 장치로서,
    적어도 제1 및 제2 열내에 정렬된 복수개의 픽셀 - 각각의 열은 열내의 픽셀이 접속될 수 있는 열 라인을 가짐 - ;
    상기 열 라인 상의 픽셀로부터 출력된 신호를 판독하기 위한 제1 및 제2 판독 체인; 및
    제1 모드에서 상기 제1 및 제2 열의 상기 열 라인과 상기 제1 및 제2 판독 체인을 각각 결합시키고, 제2 모드에서 상기 제1 및 제2 열의 상기 열 라인을 상기 제1 및 제2 판독 체인 중 하나에 결합시키는 멀티플렉서
    를 포함하는 이미저 장치.
  15. 청구항 14에 있어서, 상기 복수개의 픽셀은 상보형 금속 산화물 반도체 픽셀의 어레이를 포함하는, 이미저 장치.
  16. 청구항 14에 있어서, 상기 멀티플렉서는 제1 픽셀 유형과 관련된 신호가 상기 제1 판독 체인에 의해 판독되고, 상기 제1 픽셀 유형과는 상이한 픽셀 유형의 신호가 상기 제2 판독 체인에 의해 판독되도록 제어되는, 이미저 장치.
  17. 청구항 16에 있어서, 상기 제1 픽셀 유형은 제1 픽셀 색상이며, 상기 제1 픽셀 유형과는 상이한 픽셀 유형은 적어도 제2 픽셀 색상인, 이미저 장치.
  18. 청구항 16에 있어서, 상기 제1 픽셀 유형은 제1 픽셀 색상이며, 상기 제1 픽셀 유형과는 상이한 픽셀 유형은 제2 및 제3 픽셀 색상을 포함하는, 이미저 장치.
  19. 청구항 14에 있어서,
    상기 멀티플렉서에 접속되며, 상기 멀티플렉서에 제어 신호를 공급하는 제어 회로; 및
    상기 멀티플렉서를 상기 제1 및 제2 모드로 동작하도록 제어하기 위한 열 디코더
    를 더 포함하는, 이미저 장치.
  20. 청구항 19에 있어서, 각각의 판독 체인은 적어도 하나의 판독 증폭기를 포함하는, 이미저 장치.
  21. 청구항 14에 있어서, 각각의 판독 체인은 이득단 회로를 포함하는, 이미저 장치.
  22. 청구항 21에 있어서, 상기 이득단 회로는 적어도 하나의 이득단 증폭기를 포함하는, 이미저 장치.
  23. 청구항 14에 있어서, 각각의 판독 체인은 아날로그 투 디지털 변환기 회로를 포함하는, 이미저 장치.
  24. 청구항 14에 있어서, 각각의 판독 체인은 증폭기, 아날로그 투 디지털 변환기 회로, 및 이득단을 포함하는, 이미저 장치.
  25. 이미저 장치로서,
    N 열로 정렬된 복수개의 픽셀 - 각각의 열은 상기 열내의 픽셀이 접속될 수 있는 각각의 열 라인을 가짐 - ;
    상기 픽셀로부터 출력된 신호를 판독하기 위한 복수개의 Y 판독 체인; 및
    일 동작 모드에서는 상기 N 열 라인 각각을 상기 Y 판독 체인 중 하나에 결합시키고, 다른 동작 모드에서는 상기 N 열 각각을 X 판독 체인 중 하나에 결합시키기 위한 멀티플렉싱 회로 - 상기 X 판독 체인은 상기 복수개의 Y 판독 체인의 부분 집합임 -
    를 포함하는 이미저 장치.
  26. 청구항 25에 있어서, 상기 다른 동작 모드에서, 상기 X 판독 체인에 포함되지 않은 상기 Y 판독 체인은 디스에이블되는, 이미저 장치.
  27. 청구항 25에 있어서, 상기 제1 동작 모드는 상기 Y 판독 체인 모두가 인에이블되는 판독 동작이며, 상기 다른 동작 모드에서는 X 판독 체인만 인에이블되는, 이미저 장치.
  28. 이미저 장치로서,
    픽셀 어레이의 열 라인으로부터 출력된 신호를 판독하기 위한 제1 및 제2 판독 체인;
    상기 열 라인과 상기 제1 및 제2 판독 체인을 결합하는 멀티플렉서; 및
    동작 모드에 근거하여 상기 제1 및 제2 판독 체인을 제어하고, 인에이블 및 디스에이블하기 위한 판독 제어 회로
    를 포함하는 이미저 장치.
  29. 청구항 28에 있어서, 상기 판독 제어 회로는 제1 모드에서는 상기 제1 및 제2 판독 체인을 인에이블하도록 동작하고, 제2 모드에서는 상기 제1 판독 체인을 인에이블하고 상기 제2 판독 체인을 디스에이블하도록 동작하는, 이미저 장치.
  30. 청구항 28에 있어서, 상기 멀티플렉서는, 제1 모드에서, 상기 열 라인을 상기 제1 및 제2 판독 체인에 각각 결합하도록 동작하는, 이미저 장치.
  31. 청구항 30에 있어서, 상기 멀티플렉서는, 제2 모드에서, 상기 제1 및 제2 열 라인을 상기 제1 및 제2 판독 체인 중 하나에 결합하도록 동작하는, 이미저 장치.
  32. 이미저 장치로서,
    m 열 및 n 행으로 정렬된 픽셀 어레이 - 상기 m 열 각각은 열 내의 픽셀이 접속될 수 있는 각각의 열 라인을 가짐 - ;
    상기 행에 결합되며, 상기 행으로의 억세스를 제어하는 행 제어 회로;
    상기 열에 결합되며, 상기 열로의 억세스를 제어하는 열 제어 회로;
    상기 열 라인 상의 상기 픽셀 어레이로부터 출력된 신호를 판독하기 위한 제1 및 제2 판독 체인; 및
    상기 열 라인과 제1 및 제2 판독 체인을 결합하며, 제1 모드에서, 상기 제1 및 제2 열 라인을 상기 제1 및 제2 판독 체인에 각각 결합하고, 제2 모드에서, 상기 제1 및 제2 열 라인을 상기 제1 및 제2 판독 체인 중 하나에 각각 결합하는 멀티플렉서
    를 포함하는 이미저 장치.
  33. 청구항 32에 있어서, 상기 행 제어 회로는 상기 제1 모드에서는 m' 행으로부터의 판독을 인에이블 하고, 상기 제2 모드에서는 m''행으로부터의 판독을 인에이블 하며, 여기서 m''은 m'보다 작으며, m'은 최대 m인, 이미저 장치.
  34. 청구항 33에 있어서, 상기 제2 모드에서, 상기 행은 2개의 인접 행의 판독과 2개의 인접 행의 스킵 사이에서 교대하는 방식으로 판독되는, 이미저 장치.
  35. 청구항 32에 있어서, 상기 열 제어 회로는 상기 제1 모드에서 n' 열로부터의 판독을 인에이블하도록 동작하며, 상기 제2 모드에서 n''열로부터의 판독을 인에이블하도록 동작하되, n''은 n' 보다 작으며, n'은 최대 n인, 이미저 장치.
  36. 청구항 35에 있어서, 상기 제2 모드에서, 상기 열은 2개의 인접 열의 판독과 2개의 인접 열의 스킵 사이에서 교대하는 방식으로 판독되는, 이미저 장치.
  37. 청구항 33에 있어서, 상기 열 제어 회로는, 상기 제1 모드에서, n' 열로부터의 판독을 인에이블하도록 동작하고, 상기 제2 모드에서, n''열로부터의 판독을 인에이블하도록 동작하되, n''은 n' 보다 작으며, n'은 최대 n인, 이미저 장치.
  38. 청구항 35에 있어서, 상기 제2 모드에서, 상기 열은 2개의 인접 열의 판독과 2개의 인접 열의 스킵 사이에서 교대하는 방식으로 판독되며, 상기 행은 2개의 인 접 행의 판독과 2개의 인접 행의 스킵 사이에서 교대하는 방식으로 판독되는, 이미저 장치.
  39. 청구항 32에 있어서, 상기 제1 및 제2 판독 체인을 제어하고, 인에이블하고 디스에이블하기 위한 판독 제어 회로를 더 포함하되, 상기 판독 제어 회로는 상기 제1 모드에서 상기 제1 및 제2 판독 체인을 인에이블하도록 동작하며, 상기 제2 모드에서 상기 제1 판독 체인을 인에이블하고 상기 제2 판독 체인을 디스에이블하도록 동작하는, 이미저 장치.
  40. 청구항 39에 있어서, 상기 제1 및 제2 판독 체인을 제어하고, 인에이블하고 디스에이블하기 위한 판독 제어 회로를 더 포함하되, 상기 판독 제어 회로는 상기 제1 모드에서 상기 제1 및 제2 판독 체인을 인에이블하도록 동작하며, 상기 제2 모드에서 상기 제1 판독 체인을 인에이블하고 상기 제2 판독 체인을 디스에이블하도록 동작하는, 이미저 장치.
  41. 프로세서 시스템으로서,
    프로세서; 및
    멀티플렉서에 접속되며, 상기 멀티플렉서에 제어 신호를 공급하는 제어 회로 및 상기 멀티플렉서를 제1 및 제2 모드로 동작하도록 제어하기 위한 열 디코더
    적어도 제1 및 제2 열내에 정렬된 복수개의 픽셀 - 각각의 열은 열내의 픽셀이 접속될 수 있는 열 라인을 가짐 - ;
    상기 열 라인 상의 픽셀로부터 출력된 신호를 판독하기 위한 제1 및 제2 판독 체인; 및
    제1 모드에서 상기 제1 및 제2 열의 상기 열 라인과 상기 제1 및 제2 판독 체인을 각각 결합시키고, 제2 모드에서 상기 제1 및 제2 열의 상기 열 라인을 상기 제1 및 제2 판독 체인 중 하나에 결합시키는 멀티플렉서
    를 포함하는 이미저 장치
    를 포함하는 프로세서 시스템.
  42. 청구항 41에 있어서, 상기 복수개의 픽셀은 상보형 금속 산화물 반도체 픽셀의 어레이를 포함하는, 프로세서 시스템.
  43. 청구항 41에 있어서, 상기 멀티플렉서는 제1 픽셀 유형과 관련된 신호가 상기 제1 판독 체인에 의해 판독되고, 상기 제1 픽셀 유형과는 상이한 픽셀 유형의 신호가 상기 제2 판독 체인에 의해 판독되도록 제어되는, 프로세서 시스템.
  44. 청구항 41에 있어서, 상기 제1 픽셀 유형은 제1 픽셀 색상이며, 상기 제1 픽셀 유형과는 상이한 픽셀 유형은 적어도 제2 픽셀 색상인, 프로세서 시스템.
  45. 청구항 41에 있어서, 상기 제1 픽셀 유형은 제1 픽셀 색상이며, 상기 제1 픽셀 유형과는 상이한 픽셀 유형은 제2 및 제3 픽셀 색상을 포함하는, 프로세서 시스템.
  46. 청구항 41에 있어서,
    상기 멀티플렉서에 접속되며, 상기 멀티플렉서에 제어 신호를 공급하는 제어 회로; 및
    상기 멀티플렉서를 상기 제1 및 제2 모드로 동작하도록 제어하기 위한 열 디코더
    를 더 포함하는, 프로세서 시스템.
  47. 청구항 41에 있어서, 상기 제1 판독 체인은 판독 회로를 포함하는, 프로세서 시스템.
  48. 청구항 47에 있어서, 상기 판독 회로는 적어도 하나의 판독 증폭기를 포함하는, 프로세서 시스템.
  49. 청구항 41에 있어서, 상기 제1 판독 체인은 이득단 회로를 포함하는, 프로세서 시스템.
  50. 청구항 49에 있어서, 상기 이득단 회로는 적어도 하나의 이득단 증폭기를 포함하는, 프로세서 시스템.
  51. 청구항 41에 있어서, 상기 제1 판독 체인은 아날로그 투 디지털 변환 회로를 포함하는, 프로세서 시스템.
  52. 프로세서 시스템으로서,
    프로세서; 및
    N 열로 정렬된 복수개의 픽셀 - 각각의 열은 상기 열내의 픽셀이 접속될 수 있는 각각의 열 라인을 가짐 - ;
    상기 픽셀로부터 출력된 신호를 판독하기 위한 복수개의 Y 판독 체인; 및
    일 동작 모드에서는 상기 N 열 라인 각각을 상기 Y 판독 체인 중 하나에 결합시키고, 다른 동작 모드에서는 상기 N 열 각각을 X 판독 체인 중 하나에 결합시키기 위한 멀티플렉싱 회로 - 상기 X 판독 체인은 상기 복수개의 Y 판독 체인의 부분 집합임 - 를 포함하는 이미저 장치
    를 포함하는 프로세서 시스템.
  53. 청구항 52에 있어서, 상기 다른 동작 모드에서, 상기 X 판독 체인에 포함되지 않은 상기 Y 판독 체인은 디스에이블되는, 프로세서 시스템.
  54. 청구항 52에 있어서, 상기 제1 동작 모드는 상기 Y 판독 체인 모두가 인에이블되는 판독 동작이며, 상기 다른 동작 모드에서는 X 판독 체인만 인에이블되는, 프로세서 시스템.
  55. 프로세서 시스템으로서,
    프로세서; 및
    픽셀 어레이의 열 라인으로부터 출력된 신호를 판독하기 위한 제1 및 제2 판독 체인;
    상기 열 라인과 상기 제1 및 제2 판독 체인을 결합하는 멀티플렉서; 및
    동작 모드에 근거하여 상기 제1 및 제2 판독 체인을 제어하고, 인에이블 및 디스에이블하기 위한 판독 제어 회로를 포함하는 이미저 장치
    를 포함하는 프로세서 시스템.
  56. 청구항 55에 있어서, 상기 판독 제어 회로는 제1 모드에서는 상기 제1 및 제2 판독 체인을 인에이블하도록 동작하고, 제2 모드에서는 상기 제1 판독 체인을 인에이블하고 상기 제2 판독 체인을 디스에이블하도록 동작하는, 프로세서 시스템.
  57. 청구항 55에 있어서, 상기 멀티플렉서는, 제1 모드에서, 상기 열 라인을 상 기 제1 및 제2 판독 체인에 각각 결합하도록 동작하는, 프로세서 시스템.
  58. 청구항 57에 있어서, 상기 멀티플렉서는, 제2 모드에서, 상기 제1 및 제2 열 라인을 상기 제1 및 제2 판독 체인 중 하나에 결합하도록 동작하는, 프로세서 시스템.
  59. 프로세서 시스템으로서,
    프로세서; 및
    n 열 및 m 행으로 정렬된 픽셀 어레이 - 상기 m 열 각각은 열 내의 픽셀이 접속될 수 있는 각각의 열 라인을 가짐 - ;
    상기 행에 결합되며, 상기 행으로의 억세스를 제어하는 행 제어 회로;
    상기 열에 결합되며, 상기 열로의 억세스를 제어하는 열 제어 회로;
    상기 열 라인 상의 상기 픽셀 어레이로부터 출력된 신호를 판독하기 위한 제1 및 제2 판독 체인; 및
    상기 열 라인과 제1 및 제2 판독 체인을 결합하며, 제1 모드에서, 상기 제1 및 제2 열 라인을 상기 제1 및 제2 판독 체인에 각각 결합하고, 제2 모드에서, 상기 제1 및 제2 열 라인을 상기 제1 및 제2 판독 체인 중 하나에 각각 결합하는 멀티플렉서를 포함하는 이미저 장치
    를 포함하는 프로세서 시스템.
  60. 청구항 59에 있어서, 상기 행 제어 회로는 상기 제1 모드에서는 m' 행으로부터 판독을 인에이블 하고, 상기 제2 모드에서는 m''행으로부터 판독을 인에이블 하며, 여기서 m''은 m'보다 작으며, m'은 최대 m인, 프로세서 시스템.
  61. 청구항 60에 있어서, 상기 제2 모드에서, 상기 행은 2개의 인접 행의 판독과 2개의 인접 행의 스킵 사이에서 교대하는 방식으로 판독되는, 프로세서 시스템.
  62. 청구항 59에 있어서, 상기 열 제어 회로는 상기 제1 모드에서 n' 열로부터의 판독을 인에이블하도록 동작하며, 상기 제2 모드에서 n''열로부터의 판독을 인에이블하도록 동작하되, n''은 n' 보다 작으며, n'은 최대 n인, 프로세서 시스템.
  63. 청구항 59에 있어서, 상기 제2 모드에서, 상기 열은 2개의 인접 열의 판독과 2개의 인접 열의 스킵 사이에서 교대하는 방식으로 판독되는, 프로세서 시스템.
  64. 청구항 60에 있어서, 상기 열 제어 회로는, 상기 제1 모드에서, n' 열로부터의 판독을 인에이블하도록 동작하고, 상기 제2 모드에서, n''열로부터의 판독을 인에이블하도록 동작하되, n''은 n' 보다 작으며, n'은 최대 n인, 프로세서 시스템.
  65. 청구항 62에 있어서, 상기 제2 모드에서, 상기 열은 2개의 인접 열의 판독과 2개의 인접 열의 스킵 사이에서 교대하는 방식으로 판독되며, 상기 행은 2개의 인 접 행의 판독과 2개의 인접 행의 스킵 사이에서 교대하는 방식으로 판독되는, 프로세서 시스템.
  66. 청구항 59에 있어서, 상기 제1 및 제2 판독 체인을 제어하고, 인에이블하고 디스에이블하기 위한 판독 제어 회로를 더 포함하되, 상기 판독 제어 회로는 상기 제1 모드에서 상기 제1 및 제2 판독 체인을 인에이블하도록 동작하며, 상기 제2 모드에서 상기 제1 판독 체인을 인에이블하고 상기 제2 판독 체인을 디스에이블하도록 동작하는, 프로세서 시스템.
  67. 청구항 66에 있어서, 상기 제1 및 제2 판독 체인을 제어하고, 인에이블하고 디스에이블하기 위한 판독 제어 회로를 더 포함하되, 상기 판독 제어 회로는 상기 제1 모드에서 상기 제1 및 제2 판독 체인을 인에이블하도록 동작하며, 상기 제2 모드에서 상기 제1 판독 체인을 인에이블하고 상기 제2 판독 체인을 디스에이블하도록 동작하는, 프로세서 시스템.
  68. 이미저 장치를 동작하는 방법으로서, 상기 방법은
    픽셀의 제1 열과 관련된 제1 픽셀 유형과 관련된 신호를 제1 채널로 출력하는 단계;
    픽셀의 제2 열과 관련된 제2 픽셀 유형과 관련된 신호를 제2 채널로 출력하는 단계;
    제1 모드에서, 상기 제1 채널로부터의 신호를 제1 및 제2 판독 체인 중 하나로 향하게 하고, 상기 제2 채널로부터의 신호를 상기 제1 및 제2 판독 체인 중 다른 하나로 향하게 하는 단계; 및
    제2 모드에서, 상기 제1 및 제2 채널로부터의 신호를 상기 제1 및 제2 판독 체인 중 하나로 향하게 하는 단계
    를 포함하는 방법.
  69. 청구항 68에 있어서, 상기 제1 모드에서의 향하게 하는 단계는 상기 제1 채널을 상기 제1 및 제2 판독 체인 중 하나에 결합하고, 상기 제2 채널을 상기 제1 및 제2 판독 체인 중 다른 하나에 결합하는 단계를 포함하는, 방법.
  70. 청구항 68에 있어서, 상기 제2 모드에서 향하게 하는 단계는 상기 제1 및 제2 채널을 상기 제1 및 제2 판독 체인 중 하나에 결합하는 단계를 포함하는, 방법.
  71. 청구항 70에 있어서, 상기 결합 단계는
    상기 이미저가 제2 모드에 있는지 여부를 결정하는 단계; 및
    상기 제2 모드가 참이라고 결정되는 경우, 상기 제1 및 제2 판독 체인 중 어느것이 인에이블인지를 결정하는 단계
    를 포함하는, 방법.
  72. 청구항 68에 있어서,
    상기 제1 픽셀 유형과 관련된 신호를 상기 제1 픽셀 열과 관련된 제1 저장 장치내에 저장하는 단계; 및
    상기 제1 픽셀 유형이 아닌 다른 유형과 관련된 신호를 상기 제2 픽셀 열과 관련된 제2 저장 장치내에 저장하는 단계
    를 더 포함하는, 방법.
  73. 이미저 장치를 동작하는 방법으로서, 상기 방법은:
    제1 모드에서, 픽셀 어레이로부터 제1 픽셀 그룹과 관련된 신호를 판독하는 단계;
    제2 모드에서, 픽셀 어레이로부터 제2 픽셀 그룹과 관련된 신호를 판독하는 단계 - 상기 제2 픽셀 그룹은 상기 제1 픽셀 그룹의 부분 집합임 - ;
    상기 제1 픽셀 그룹과 관련된 신호를 제1 및 제2 판독 체인 중 어느 것에 출력하는 단계; 및
    상기 제2 픽셀 그룹과 관련된 신호를 제1 및 제2 판독 체인 중 하나에 출력하는 단계
    를 포함하는 방법.
  74. 청구항 73에 있어서, 제2 모드에서, 상기 제1 및 제2 판독 체인 중 하나를 디스에이블하는 단계를 포함하는, 방법.
  75. 청구항 74에 있어서, 상기 제2 픽셀 그룹과 관련된 신호를 출력하는 상기 단계는 상기 제1 및 제2 판독 체인 중 어떤 것이 인에이블되는지를 결정하는 단계와 상기 제2 픽셀 그룹으로부터의 신호를 상기 제1 및 제2 판독 체인 중 인에이블되는 것을 향하도록 하는 단계를 포함하는, 방법.
  76. 청구항 73에 있어서, 상기 제2 픽셀 그룹과 관련된 신호를 판독하는 상기 단계는: 상기 픽셀 어레이의 일부의 열의 픽셀로부터 판독하는 단계를 포함하는, 방법.
  77. 청구항 73에 있어서, 상기 제2 픽셀 그룹과 관련된 신호를 판독하는 상기 단계는: 상기 픽셀 어레이의 일부의 행의 픽셀로부터 판독하는 단계를 포함하는, 방법.
  78. 청구항 73에 있어서, 상기 제2 픽셀 그룹과 관련된 신호를 판독하는 상기 단계는: 상기 픽셀 어레이의 교호하는 인접 열의 쌍의 픽셀로부터 판독하는 단계를 포함하는, 방법.
  79. 청구항 73에 있어서, 상기 제2 픽셀 그룹과 관련된 신호를 판독하는 상기 단계는: 상기 픽셀 어레이의 교호하는 인접 행의 쌍의 픽셀로부터 판독하는 단계를 포함하는, 방법.
  80. 청구항 78에 있어서, 상기 제2 픽셀 그룹과 관련된 신호를 판독하는 상기 단계는: 상기 픽셀 어레이의 교호하는 인접 행의 쌍의 픽셀로부터 판독하는 단계를 더 포함하는, 방법.
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