KR20060124331A

KR20060124331A - 전자 방출 소자

Info

Publication number: KR20060124331A
Application number: KR1020050046199A
Authority: KR
Inventors: 전상호; 이병곤
Original assignee: 삼성에스디아이 주식회사
Priority date: 2005-05-31
Filing date: 2005-05-31
Publication date: 2006-12-05
Also published as: CN1873888A; EP1737013A1; JP2006339137A; EP1737013B1; CN1873888B; US7750547B2; US20060266994A1

Abstract

본 발명은 스페이서의 대전(charging)으로 인한 전자빔 왜곡을 최소화하는 전자 방출 소자에 관한 것으로서, 본 발명에 따른 전자 방출 소자는 서로 대향 배치되며 단위 화소들이 설정되는 제1 기판 및 제2 기판과, 제1 기판 상에 설정된 단위 화소들에 제공되는 전자 방출부들과, 제2 기판 상에 설정된 단위 화소들에 제공되며 서로가 임의의 거리를 두고 위치하는 형광층들과, 형광층들 사이에 위치하는 비발광 영역과, 제1 기판과 제2 기판 사이에서 비발광 영역에 대응하는 위치에 배치되는 스페이서들을 포함한다. 이 때, 비발광 영역은 스페이서가 위치하는 스페이서 로딩 영역을 포함하고, 스페이서 로딩 영역은 하기 조건을 만족한다.

0.2 ≤ A/B ≤ 0.5

여기서, A는 스페이서 로딩 영역의 폭을 나타내고, B는 스페이서 로딩 영역의 폭이 정의된 방향을 따라 위치하는 단위 화소들의 피치를 나타낸다.

스페이서, 전자방출부, 캐소드전극, 게이트전극, 절연층, 형광층, 흑색층, 애노드전극

Description

전자 방출 소자 {ELECTRON EMISSION DEVICE}

도 1은 본 발명의 실시예에 따른 전자 방출 소자의 부분 단면도이다.

도 2는 본 발명의 실시예에 따른 전계 방출 어레이(FEA)형 전자 방출 소자의 부분 분해 사시도이다.

도 3과 도 4는 본 발명의 실시예에 따른 전계 방출 어레이(FEA)형 전자 방출 소자의 부분 단면도이다.

도 5는 본 발명의 실시예에 따른 전계 방출 어레이(FEA)형 전자 방출 소자의 부분 평면도이다.

도 6은 단위 화소들의 수직 피치(B)에 대한 스페이서 로딩 영역의 폭(A) 비율과 타색 발광 영역의 관계를 나타낸 그래프이다.

도 7은 단위 화소들의 수직 피치(B)에 대한 스페이서 로딩 영역의 폭(A) 비율과 화면 휘도의 관계를 나타낸 그래프이다.

본 발명은 전자 방출 소자에 관한 것으로서, 보다 상세하게는 스페이서의 대전(charging)으로 인한 전자빔 왜곡을 최소화할 수 있도록 스페이서가 위치하는 스 페이서 로딩 영역을 최적화한 전자 방출 소자에 관한 것이다.

일반적으로 전자 방출 소자는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.

여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(field emitter array; FEA)형, 표면 전도 에미션(surface-conduction emission; SCE)형, 금속-절연층-금속(metal-insulator-metal; MIM)형 및 금속-절연층-반도체(metal-insulator-semiconductor; MIS)형 등이 알려져 있다.

상기 MIM형과 MIS형 전자 방출 소자는 각각 금속/절연층/금속(MIM)과 금속/절연층/반도체(MIS) 구조로 이루어진 전자 방출부를 형성하고, 절연층을 사이에 두고 위치하는 두 금속 또는 금속과 반도체 사이에 전압을 인가할 때 높은 전자 전위를 갖는 금속 또는 반도체로부터 낮은 전자 전위를 갖는 금속쪽으로 전자가 이동 및 가속되면서 방출되는 원리를 이용한다.

상기 SCE형 전자 방출 소자는 일 기판 위에 서로 마주보며 배치된 제1 전극과 제2 전극 사이에 도전 박막을 형성하고 이 도전 박막에 미세 균열을 제공함으로써 전자 방출부를 형성하며, 양 전극에 전압을 인가하여 도전 박막의 표면으로 전류가 흐를 때 전자 방출부로부터 전자가 방출되는 원리를 이용한다.

그리고 상기 FEA형 전자 방출 소자는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물이나, 카본 나노튜브와 흑연 및 다이아 몬드상 카본과 같은 카본계 물질을 전자 방출부로 적용한 예가 개발되고 있다.

이와 같이 냉음극을 이용하는 전자 방출 소자는 진공 용기를 구성하는 두 기판 중 제1 기판 위에 전자 방출부와 더불어 전자 방출부의 전자 방출을 제어하는 구동 전극들을 구비하며, 제2 기판 위에 형광층과 더불어 제1 기판 측에서 방출된 전자들이 형광층을 향해 효율적으로 가속되도록 하는 전자 가속 전극을 구비하여 소정의 발광 또는 표시 작용을 하게 된다.

또한, 상기 전자 방출 소자는 진공 용기 내부에 다수의 스페이서들을 설치하고 있다. 이 스페이서들은 진공 용기의 내, 외부 압력 차이에 의한 기판의 변형과 파손을 방지하며, 제1 기판과 제2 기판의 간격을 일정하게 유지시키는 역할을 한다. 이때 스페이서는 전자 방출부에서 형광층을 향해 진행하는 전자들을 차단하지 않도록 각 형광층 사이의 비발광 영역, 즉 흑색층에 대응하여 배치된다.

그런데 전자 방출 소자 작용시 실제 전자빔 궤적을 살펴보면, 전자 방출부에서 방출된 전자들 중 일부는 대응하는 화소의 형광층을 향해 직진하지 못하고 흑색층이나 이웃한 타 화소의 형광층을 향해 퍼지며 진행하게 된다.

이러한 전자빔 퍼짐으로 인하여 스페이서 표면에도 전자가 충돌하게 되며, 전자를 제공받은 스페이서는 구성 재료에 따라 그 표면이 (+) 혹은 (-) 전위로 대전된다. 대전된 스페이서는 그 주위를 지나는 전자빔 경로를 왜곡시키므로 스페이서 주위의 표시 균일도가 저하되고, 이웃한 타색의 형광층을 발광시키는 타색 발광이 생기는 등 화면 품질이 저하되는 문제가 있다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 스페이서에 대한 전자빔 충돌을 최소화하여 스페이서가 대전되는 것을 억제하고, 그 결과 스페이서 주위의 이상 발광 현상과 표시 균일도 저하를 최소화할 수 있는 전자 방출 소자를 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명의 전자 방출 소자는 서로 대향 배치되며 단위 화소들이 설정되는 제1 기판 및 제2 기판과, 제1 기판 상에 설정된 단위 화소들에 제공되는 전자 방출부들과, 제2 기판 상에 설정된 단위 화소들에 제공되며 서로가 임의의 거리를 두고 위치하는 형광층들과, 형광층들 사이에 위치하는 비발광 영역과, 제1 기판과 제2 기판 사이에서 비발광 영역에 대응하는 위치에 배치되는 스페이서들을 포함한다. 이 때, 비발광 영역은 스페이서가 위치하는 스페이서 로딩 영역을 포함하고, 스페이서 로딩 영역은 하기 조건을 만족한다.

0.2 ≤ A/B ≤ 0.5

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 일 실시예에 따른 전자 방출 소자의 부분 단면도이다.

도 1을 참고하면, 전자 방출 소자는 소정의 간격을 두고 서로 평행하게 대향 배치되는 제1 기판(2)과 제2 기판(4)을 포함한다. 이 기판들 중 제1 기판(2)에는 전자 방출을 위한 구성이 제공되고, 제2 기판(4)에는 전자에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 구성이 제공된다.

제1 기판(2)에는 다수의 전자 방출부들(6)과, 이 전자 방출부들(6)로부터 전자 방출을 제어하기 위한 구동 전극들(도시하지 않음)이 배치된다. 전자 방출부들(6)은 제1 기판(2) 상에 설정되는 단위 화소마다 하나 또는 그 이상이 대응하여 배치되며, 구동 전극들에 의해 단위 화소별로 전자 방출의 온/오프와 전자 방출량이 제어된다.

제2 기판(4)에는 다수의 형광층들(8)이 서로간 임의의 거리를 두고 형성되고, 각 형광층(8) 사이로 비발광 영역이 배치된다. 형광층들(8)은 제2 기판(4) 상에 설정되는 단위 화소마다 하나가 배치되어 각각의 형광층(8)이 비발광 영역에 둘러싸이는 구성을 이루거나, 하나의 형광층(8)이 둘 또는 그 이상의 단위 화소에 걸쳐 형성될 수 있다.

이 때, 제1 기판(2) 상에 설정되는 단위 화소와 제2 기판(4) 상에 설정되는 단위 화소는 실질적으로 전자 방출 소자의 두께 방향(도면의 z축 방향)을 따라 서로 일치한다.

그리고 제1 기판(2)과 제2 기판(4) 사이에는 비발광 영역에 대응하는 위치에 다수의 스페이서들(도면에서는 편의상 하나의 스페이서를 도시함)(10)이 배치된다. 전체 비발광 영역 중 스페이서(10)가 위치하는 비발광 영역 부위를 스페이서 로딩 영역(12)으로 정의하면, 스페이서 로딩 영역(12)은 전자 방출 소자 작용시 스페이서(10)의 대전으로 인해 전자빔 왜곡이 발생하기 쉬운 부분이라 할 수 있다.

따라서, 본 실시예의 전자 방출 소자는 제1 기판(2) 또는 제2 기판(4) 상에 설정되는 단위 화소들의 배열 구조와 전자 방출부들(6)의 위치 등을 고려하여 스페이서 로딩 영역(12)의 크기를 최적화함으로써 전자빔 왜곡으로 인한 화질 저하를 억제하고자 한다.

이하, 냉음극을 사용하는 전자 방출 소자의 일종인 FEA형 전자 방출 소자를 예로 하여 전자 방출을 위한 구성과 가시광 방출을 위한 구성 및 스페이서 로딩 영역에 대해 구체적으로 설명한다.

도 2는 본 발명의 일 실시예에 따른 FEA형 전자 방출 소자의 부분 분해 사시도이고, 도 3과 도 4는 본 발명의 일 실시예에 따른 FEA형 전자 방출 소자의 부분 단면도이다.

도 2 내지 도 4를 참고하면, 제1 기판(2) 위에는 캐소드 전극들(14)이 제1 기판(2)의 일 방향(도면의 y축 방향)을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(14)을 덮으면서 제1 기판(2) 전체에 절연층(16)이 형성된다. 절연층(16) 위에는 게이트 전극들(18)이 캐소드 전극(14)과 직교하는 방향(도면의 x축 방향)을 따라 스트라이프 패턴으로 형성된다.

본 실시예에서 캐소드 전극(14)과 게이트 전극(18)의 교차 영역이 단위 화소를 이루며, 캐소드 전극(14) 위로 각 단위 화소마다 하나 또는 그 이상의 전자 방출부(6)가 형성된다. 그리고 절연층(16)과 게이트 전극(18)에는 각 전자 방출부(6)에 대응하는 개구부(20)가 형성되어 제1 기판(2) 상에 전자 방출부(6)가 노출되도록 한다.

도면에서는 전자 방출부들(6)이 원형의 평면 형상을 갖도록 형성되고, 각 단위 화소마다 한 쌍의 전자 방출부들(6)이 캐소드 전극(14)의 길이 방향을 따라 일렬로 배열되는 구성을 도시하였다. 그러나 전자 방출부(6)의 평면 형상과 단위 화소별 개수 및 배열 형태 등은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.

전자 방출부(6)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터(nm) 사이즈 물질로 이루어진다. 전자 방출부(6)로 사용 바람직한 물질로는 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀, 실리콘 나노와이어 및 이들의 조합 물질이 있으며, 전자 방출부(6)의 제조법으로는 스크린 인쇄, 직접 성장, 화학기상증착 또는 스퍼터링 등을 적용할 수 있다.

상기 구성에서 캐소드 전극(14)은 전자 방출부(6)와 전기적으로 연결되어 전자 방출부들(6)에 전자 방출을 위한 전류를 제공하는 역할을 하고, 게이트 전극(18)은 캐소드 전극(14)과의 전압 차를 이용해 전자 방출부(6) 주위에 전계를 형성함으로써 이로부터 전자들을 이끌어내는 역할을 한다. 즉, 전자 방출을 제어하는 구동 전극들로서 캐소드 전극들(14)과 게이트 전극들(18)이 제공된다.

한편, 상기에서는 게이트 전극들(18)이 절연층(16)을 사이에 두고 캐소드 전극들(14) 상부에 위치하는 구성을 설명하였으나, 게이트 전극들이 절연층을 사이에 두고 캐소드 전극들 하부에 위치하는 구성도 가능하다. 후자의 경우 전자 방출부들은 절연층 위에서 그 측면이 캐소드 전극의 측면과 접촉하며 위치할 수 있다.

다음으로, 제1 기판(2)에 대향하는 제2 기판(4)의 일면에는 형광층(22), 일례로 적색과 녹색 및 청색의 형광층들(22R, 22G, 22B)이 서로간 임의의 거리를 두고 형성되고, 각 형광층(22) 사이로 비발광 영역이 배치된다. 비발광 영역은 형광층들(22)이 배치되지 않아 실질적으로 가시광을 방출하지 않는 영역으로서, 주로 크롬 또는 크롬 산화물로 이루어지는 흑색층(24)이 비발광 영역에 제공되어 화면의 콘트라스트를 높이는데 기여한다.

그리고 형광층(22)과 흑색층(24) 위로는 알루미늄과 같은 금속막으로 이루어지는 애노드 전극(26)이 형성된다. 애노드 전극(26)은 전자빔 가속에 필요한 고전압을 인가받으며, 전자 방출 소자 작용시 형광층(22)에서 방사된 가시광을 제2 기판(4) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다. 애노드 전극은 금속막이 아닌 ITO(indium tin oxide)와 같은 투명한 도전막으로 이루어질 수 있으며, 이 경우 애노드 전극은 제2 기판을 향한 형광층과 흑색층의 일면에 위치한다.

제2 기판(4) 상에도 제1 기판(2) 상에 설정된 단위 화소들에 대응하는 단위 화소들이 설정된다. 도 4는 전자 방출 소자의 부분 평면도로서, 제2 기판(4) 상에 설정되는 단위 화소마다 하나의 형광층(22)이 개별적으로 위치하는 구성을 도시하였다.

다시 도 2와 도 3을 참고하면, 전술한 제1 기판(2)과 제2 기판(4)은 그 사이에 스페이서들(10)을 배치한 상태에서 글래스 프릿(glass frit)과 같은 밀봉재(도시하지 않음)에 의해 가장자리가 일체로 접합되고, 내부 공간을 배기시켜 진공 상태로 유지함으로써 전자 방출 소자를 구성한다.

이 때, 스페이서(10)는 원 기둥형, 사각 기둥형, 십자 기둥형, 벽체형 등 여러 형상이 가능하며, 일례로 도 2 내지 도 4에 벽체형 스페이서를 도시하였다.

상기에서 스페이서(10)가 위치하는 스페이서 로딩 영역(12)은 제1 기판(2) 또는 제2 기판(4) 상에 설정되는 단위 화소들의 수직 피치(도면의 y축 방향을 따라 위치하는 이웃한 두 단위 화소간 중심 거리)에 비례하여 임의의 폭을 갖도록 형성된다.

도 5를 참고하면, 스페이서 로딩 영역(12)의 폭을 A라 하고, 상기 폭이 정의된 방향을 따라 위치하는 단위 화소들의 피치, 즉 수직 피치를 B라 할 때, 본 실시예에서 스페이서 로딩 영역(12)은 다음의 조건을 만족하도록 형성된다. 참고로 도 4에서는 단위 화소마다 하나의 형광층(22)이 배치되므로 편의상 형광층(22)의 수직 피치를 B로 표시하였다.

0.2≤A/B≤0.5

도 6은 단위 화소들의 수직 피치(B)에 대한 스페이서 로딩 영역의 폭(A) 비율과 타색 발광 영역의 관계를 나타낸 그래프이다. 여기서 타색 발광 영역이란 한 단위 화소의 전자 방출부에서 방출된 전자들이 이웃한 타색의 형광층에 충돌하여 침범한 영역을 의미하며, 도 6에서는 편의상 제2 기판의 일 방향을 따라 측정된 타색 발광 영역을 나타내었다.

도 6을 참고하면, 단위 화소들의 수직 피치(B)에 대해 스페이서 로딩 영역의 폭(A)이 0.2 이상이 되어야 타색 발광이 일어나지 않는 것을 알 수 있다. 따라서, 본 실시예의 전자 방출 소자에서 A/B는 0.2와 같거나 이보다 큰 값을 가진다.

한편, A/B값이 커질수록 제2 기판에 대해 형광층이 차지하는 면적이 감소하게 되므로 휘도 저하가 발생하게 된다.

도 7은 단위 화소의 수직 피치(B)에 대한 스페이서 로딩 영역의 폭(A) 비율과 화면 휘도의 관계를 나타낸 그래프로서, 전류 밀도가 0.0304 A/m²이고 애노드 전계가 3.06 V/㎛일 때를 측정 조건으로 하였다.

도 7을 참고하면, 단위 화소의 수직 피치(B)에 대한 스페이서 로딩 영역의 폭(A)이 0.5 이하일 때 대략 300 cd/m² 이상의 휘도를 구현하고 있음을 알 수 있다. 따라서, 본 실시예의 전자 방출 소자에서 A/B는 0.5와 같거나 이보다 작은 값을 가진다.

이와 같이 본 실시예의 전자 방출 소자는 스페이서 로딩 영역(12)의 폭을 단위 화소의 수직 피치에 비례하여 최적의 비율을 유지한다. 따라서, 제1 기판(2) 상에 제공된 전자 방출부들(6)로부터 전자들이 방출될 때에 스페이서(10) 표면에 부딪히는 전자량을 최소화하여 스페이서(10)의 대전을 효율적으로 억제한다.

상기에서는 전자 방출부가 전계가 가해지면 전자를 방출하는 물질들로 이루어지는 FEA형에 대해서만 설명하였지만, 본 발명은 이러한 FEA형에만 한정되지 않고 냉음극 전자원과 형광층 및 스페이서들을 구비하는 기타 전자 방출 소자들에도 용이하게 적용된다.

또한, 상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발 명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 의한 전자 방출 소자는 스페이서 로딩 영역의 폭을 최적화하고, 스페이서와 전자 방출부간 이격 거리를 최적화함으로써 전자 방출 소자 작용시 스페이서의 대전을 효율적으로 억제한다. 따라서 본 발명에 의한 전자 방출 소자는 전자빔 왜곡을 최소화하여 스페이서 주위의 이상 발광 현상과 표시 균일도 저하를 억제할 수 있다.

Claims

서로 대향 배치되며 단위 화소들이 설정되는 제1 기판 및 제2 기판과;

상기 제1 기판 상에 설정된 단위 화소들에 제공되는 전자 방출부들과;

상기 제2 기판 상에 설정된 단위 화소들에 제공되며 서로가 임의의 거리를 두고 위치하는 형광층들과;

상기 형광층들 사이에 위치하는 비발광 영역; 및

상기 제1 기판과 제2 기판 사이에서 상기 비발광 영역에 대응하는 위치에 배치되는 스페이서들을 포함하며,

상기 비발광 영역이 상기 스페이서가 위치하는 스페이서 로딩 영역을 포함하고, 상기 스페이서 로딩 영역이 하기 조건을 만족하는 전자 방출 소자.

0.2 ≤ A/B ≤ 0.5

여기서, A는 상기 스페이서 로딩 영역의 폭을 나타내고, B는 상기 스페이서 로딩 영역의 폭이 정의된 방향을 따라 위치하는 단위 화소들의 피치를 나타낸다.
제1항에 있어서,

상기 전자 방출부들과 전기적으로 연결되며 상기 제1 기판의 일 방향을 따라 형성되는 캐소드 전극들과, 상기 캐소드 전극들과 절연 상태를 유지하며 캐소드 전극들과 직교하는 방향을 따라 형성되는 게이트 전극들을 더욱 포함하고,

상기 캐소드 전극들과 게이트 전극들의 교차 영역이 상기 단위 화소를 이루 는 전자 방출 소자.
제2항에 있어서,

상기 전자 방출부들이 상기 각 단위 화소마다 상기 캐소드 전극의 길이 방향을 따라 배열하는 전자 방출 소자.
제2항에 있어서,

상기 전자 방출부가 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C₆₀ 및 실리콘 나노와이어로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 전자 방출 소자.
제1항에 있어서,

상기 비발광 영역에 흑색층이 제공되는 전자 방출 소자.
제5항에 있어서,

상기 형광층과 흑색층의 어느 일면에 형성되는 애노드 전극을 더욱 포함하는 전자 방출 소자.
제1항에 있어서,

상기 스페이서들이 원 기둥형, 사각 기둥형, 십자 기둥형 및 벽체형 중 어느 한가지 모양으로 이루어지는 전자 방출 소자.