KR20060123860A - 테스트 제어 회로를 갖는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 별도의 명령 신호에 따라 외부 테스터에 의한 테스트, BIST(built-in self test) 및 BISR(built-in self repair)의 독립적인 상태를 설정하여 자동으로 수행하는 기술을 개시한다. 이를 위해, 다수의 메모리 셀을 포함하는 셀 어레이; 상기 셀 어레이에 대한 BIST 동작을 수행하는 BIST(built-in self test) 블록; 상기 셀 어레이에 대한 BISR 동작을 수행하는 BISR(built-in self repair) 블록; 및 상기 BIST 블록에 의한 BIST 동작 또는 외부 테스터에 의한 테스트를 선택하는 제 1 제어신호 및 상기 BISR 블록에 의한 BISR 동작을 제어하는 제 2 제어신호를 발생하는 명령 디코더를 포함하는 것을 특징으로 하는 한다.

Description

테스트 제어 회로를 갖는 반도체 메모리 장치{Semiconductor memory device having a test control circuit}
도 1은 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 블록도의 동작을 나타낸 순서도이다.
도 3은 도 1에 도시된 BIST(8)를 나타낸 상세 블록도이다.
도 4는 도 1에 도시된 셀 어레이(2), 센스앰프 어레이(4) 및 BISR(10)을 나타낸 상세 블록도이다.
도 5는 도 4에 도시된 IO 대체부(34)를 나타낸 상세 회로도이다.
도 6은 도 4에 도시된 비교부(36)를 나타낸 상세 회로도이다.
도 7은 도 4에 도시된 패일 검출부(38)를 나타낸 상세 회로도이다.
도 8은 내지 도 10은 도 1 및 도 4에 도시된 셀 어레이(2)를 나타낸 상세 회로도이다.
본 발명은 테스트 제어 회로를 갖는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 별도의 명령 신호에 따라 외부 테스터에 의한 테스트, BIST(built- in self test) 및 BISR(built-in self repair)의 독립적인 상태를 설정하여 자동으로 수행하는 기술에 관한 것이다.
일반적으로 메모리 칩 제조업자들이 제조 현장에서 메모리 기능을 테스트한다.
사용자들은 일반적으로 그들의 시스템의 적절한 동작을 수행하기 위해 칩의 신뢰도에 의존한다.
메모리 칩 내의 메모리 셀의 밀도 및 라인 폭이 계속 줄어듦에 따라(현재는 0.5미크론 이하임), 원하는 신뢰도를 달성하기가 어렵게 된다.
따라서, 메모리 장치 제조업자들의 목표는 오동작 부품으로 인한 칩 수율의 감소없이 메모리 용량을 증가시키는 것이다.
메모리 칩이 출하되기 전에, 메모리 칩은 통상적으로 메모리 어레이 내의 각각의 메모리 셀이 적절하게 기능하는 지를 검증하는 테스트를 거친다.
종래에는 메모리 칩 제조 현장에서 외부 테스터 또는 자동 테스트 장치(ATE)를 사용하여 테스트되어 왔다. 이 테스트 기술은 사용자의 사용 현장에서 결함있는 메모리 셀을 감지하기가 어렵다. 비록 사용자들이 테스트 장치를 사용가능하다고 하더라도 현장 수리가 비싸고 시간이 소모되며 비실용적이다.
따라서, 어떤 메모리 칩들은 내장된 자체테스트(built-in self test, BIST)와 내장된 자체수리(built-in self repair, BISR) 회로가 설치되어 있다.
BIST는 메모리 칩에 전원이 들어오면(power-up), 메모리로 다양한 패턴들을 판독(read)하고 기록(write)함으로써 동작하여 고장 메모리 셀을 결정한다.
BISR 회로는 고장 셀을 포함하는 로우 또는 칼럼을 메모리 어레이 내의 여분의 로우 또는 칼럼으로 리페어 한다. 그러므로, 모든 셀들이 동작 불능한 경우에도 본 칩들의 기능을 다할 수 있다. 왜냐하면, BIST와 BISR은 전원이 시스템에 인가될 때 마다 실행되어 다음의 시스템 전원이 인가되는 사이에 발생하는 잠재적 고장도 현장에서 감지될 수 있기 때문이다.
그러나, 종래 기술에 따른 BIST 및 BISR은 시스템에 전원이 인가될 때마다 무조건 동작을 수행하기 때문에 외부 테스터를 통한 테스트와 리페어를 수행하는 경우 이중으로 테스트되어 정확한 테스트 및 리페어를 수행할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 별도의 명령 신호에 의해 BIST 및 BISR의 수행과 외부 테스터에 의한 테스트 및 리페어가 독립적으로 모두 가능한 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 테스트 제어 회로를 갖는 반도체 메모리 장치는 다수의 메모리 셀을 포함하는 셀 어레이; 상기 셀 어레이에 대한 BIST 동작을 수행하는 BIST(built-in self test) 블록; 상기 셀 어레이에 대한 BISR 동작을 수행하는 BISR(built-in self repair) 블록; 및 상기 BIST 블록에 의한 BIST 동작 또는 외부 테스터에 의한 테스트를 선택하는 제 1 제어신호 및 상기 BISR 블록에 의한 BISR 동작을 제어하는 제 2 제어신호를 발생하는 명령 디코 더를 포함하는 것을 특징으로 하는 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되어지는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명에 따른 반도체 메모리 장치를 나타낸 블록도이다.
반도체 메모리 장치는 셀 어레이(2), 센스앰프 어레이(4), 어드레스 디코더(6), BIST(built-in self test)(8), BISR(built-in self repair)(10) 및 명령 디코더(12)를 포함한다.
BIST(8)는 외부 어드레스 ExADD 및 외부 데이터 ExIO를 수신한다.
BIST(8)와 BISR(10)은 BISR 버스(bus)에 의해 연결되고, BISR(10)과 센스앰프 어레이(4)는 데이터 버스(data bus)에 의해 연결된다.
명령 디코더(12)는 인에이블 신호들 BIST_EN, BISR_EN을 발생하여 BIST(8) 및 BISR(10)의 동작을 제어한다. 따라서, BIST 모드와 BISR 모드가 독립적으로 제어될 수 있다.
어드레스 디코더(6)는 BIST(8)로부터 출력된 신호를 디코딩하여 셀 어레이(2)를 테스트 한다.
명령 디코더(12)의 인에이블 신호들 BIST_EN, BISR_EN에 따른 처리 결과를 나타내면 [표 1]과 같다.
명령 상태 처리 결과
BIST_EN BISR_EN 테스트 리페어
0 0 외부 테스터 No Repair
0 1 외부 테스터 BISR
1 0 BIST No Repair
1 1 BIST BISR
[표 1]과 같이 명령 상태는 4개의 독립적인 상태가 가능하다.
인에이블 신호들 BIST_EN, BISR_EN이 모두 '0'일 때, 외부 테스터에 의해 테스트가 가능하고, 패일 비트 리페어(fail bit repair)는 수행되지 않는다.
인에이블 신호들 BIST_EN, BISR_EN이 각각 '0'. '1'일 때, 외부 테스터에 의해 테스트가 가능하고, 외부 테스터의 리페어 알고리즘(repair algorithm) 도움 없이 BISR(10)에 의해 패일 비트 리페어가 자동으로 수행된다.
인에이블 신호들 BIST_EN, BISR_EN이 각각 '1', '0'일 때, BIST(8)에 의해 셀 테스트가 가능하고, 패일 비트 리페어는 수행되지 않는다.
인에이블 신호들 BIST_EN, BISR_EN이 모두 '1'일 때, BIST(8)에 의해 셀 테스트가 가능하고, 외부 테스터의 리페어 알고리즘 도움 없이 BISR(10)에 의해 패일 비트 리페어가 자동으로 수행된다.
도 2는 도 1에 도시된 블록도의 동작을 나타낸 순서도이다. 여기서는 DRAM 또는 SRAM과 같은 휘발성 메모리 장치에 적합한 동작 방법을 나타낸다. 만약, FRAM과 같은 비휘발성 메모리 장치인 경우 계속 반복할 필요가 없다.
시스템 전원이 일정 레벨이 되어 파워 온 되면 리셋 신호가 발생하여(S1) BIST(8) 및 BISR(10)이 활성화된다(S2).
즉, 인에이블 신호들 BIST_EN, BISR_EN이 모두 '1'이 되어 BIST(8)에 의해 셀 테스트가 가능하고, 외부 테스터의 리페어 알고리즘 도움 없이 BISR(10)에 의해 패일 비트 리페어가 자동으로 수행된다.
설정이 완료되면 스탠바이 모드로 들어간다(S3).
도 3은 도 1에 도시된 BIST(8)를 나타낸 상세 블록도이다.
BIST(8)는 어드레스 버퍼(14), 테스트 어드레스 카운터(16), 어드레스 멀티플렉서(18), 데이터 버퍼(20), 테스트 데이터 패턴 발생기(22) 및 IO 멀티플렉서(24)를 포함한다.
어드레스 버퍼(14)에는 외부 어드레스 ExADD가 입력된다. 여기서, 어드레스 버퍼(14)는 인에이블 신호 BIST_EN가 하이 레벨로 활성화 되면 비활성화 된다.
테스트 어드레스 카운터(16)는 인에이블 신호 BIST_EN가 하이 레벨로 활성화 되면 활성화되어 테스트 어드레스 TADD를 발생한다.
어드레스 멀티플렉서(18)는 인에이블 신호 BIST_EN가 하이 레벨로 활성화 되면 테스트 어드레스 TADD를 어드레스 디코더(6)로 출력한다.
데이터 버퍼(20)는 외부 IO 데이터 ExIO가 입력된다. 여기서, 데이터 버퍼(20)는 인에이블 신호 BIST_EN가 하이 레벨로 활성화 되면 비활성화 된다.
테스트 데이터 패턴 발생기(22)는 인에이블 신호 BIST_EN가 하이 레벨로 활성화되면 테스트 데이터 패턴 TDP을 발생한다.
IO 멀티플렉서(24)는 인에이블 신호 BIST_EN가 하이 레벨로 활성화 되면 테스트 데이터 패턴 TDP을 BISR 버스로 출력한다.
도 4는 도 1에 도시된 셀 어레이(2), 센스앰프 어레이(4) 및 BISR(10)을 나타낸 상세 블록도이다.
셀 어레이(2)는 다수의 서브 셀 어레이를 포함하는데 여기서는 하나의 서브 셀 어레이만을 도시하였다.
여기서는 도시하지 않았지만, 각 서브 셀 어레이는 리페어한 상태인지 아닌지를 나타내는 플래그 비트 F를 저장하는 플래그 셀, 코드 비트 C0, C1을 저장하는 코드 셀, 스페어 셀 및 메인 셀을 포함한다.
메인 셀의 경우 항상 2 비트가 쌍(pair)로 테스트 되고, 2 비트 단위로 리페어가 수행된다. 즉, 2 비트 쌍은 항상 같은 데이터를 라이트하여 테스트 한다.
따라서, 스페어 셀의 경우 항상 2의 배수 값이 되도록 한다. 여기서는 스페어 셀이 2 비트 S0, S1인 경우를 예를 들어 설명한다.
메인 셀의 경우 2 비트 씩 쌍을 이루는데, 여기서는 4개 쌍 B0, B1; B2, B3; B4, B5; B6, B7을 예를 들어 설명한다.
코드 셀은 4개 쌍의 메인 셀을 코드화 하기 위한 정보 C0, C1가 저장된다.
센스앰프 어레이(4)는 플래그 비트 센스앰프(26), 코드 비트 센스앰프들(28), 스페어 비트 센스앰프들(30) 및 메인 비트 센스앰프 어레이(32)를 포함한다.
BISR(10)은 IO 대체부(34), 비교부(36), 패일 검출부(38), 패일 인코더(40), 인코더 구동부(42), 코드 비트 디코더(44) 및 플래그 비트 구동부(46)를 포함한다.
비교부(36), 패일 검출부(38), 패일 인코더(40), 인코더 구동부(42) 및 플래그 비트 구동부(46)는 인에이블 신호 BISR_EN이 하이 레벨로 활성화 될 때 활성화 된다.
코드 비트 디코더(44)는 인에이블 신호 BISR_EN이 로우 레벨로 비활성화될 때에만 활성화 된다. 즉, 리페어 모드 시에는 메인 셀의 패일 여부를 판정하기 위해 메인 셀만 테스트 된다.
도 5는 도 4에 도시된 IO 대체부(34)를 나타낸 상세 회로도이다.
IO 대체부(34)는 인버터들 IV1~IV4 및 NMOS 트랜지스터들 NT1~NT16을 포함한다. 여기서, NMOS 트랜지스터들 NT1~NT16은 스위치 역할을 한다.
인버터들 IV1~IV4는 코드 디코딩 신호들 CD01~CD67를 각각 반전한다.
NMOS 트랜지스터들 NT1~NT8은 코드 디코딩 신호들 CD01~CD67에 따라 해당하는 메인 데이터 비트 라인 쌍 B0, B1~B6, B7을 스페어 라인 S0, S1에 연결한다.
NMOS 트랜지스터들 NT9~NT16은 인버터들 IV1~IV4로부터 출력된 신호에 따라 해당하는 메인 데이터 비트 라인 쌍 B0, B1~B6, B7의 연결을 끊는다.
여기서는 한 쌍의 스페어 비트가 존재하기 때문에, 코드 디코딩 신호들 CD01~CD67 중 하나의 신호만 하이 레벨로 활성화 되고 나머지는 로우 레벨로 비활성화 된다.
도 6은 도 4에 도시된 비교부(36)를 나타낸 상세 회로도이다.
비교부(36)는 배타적 오아 게이트들(exclusive OR gate) XOR01~XOR67 및 앤드게이트들 AND1~AND4를 포함한다.
배타적 오아 게이트들 XOR01~XOR67은 IO 대체부(34)에 의해 대체가 완료된 메인 데이터 비트 라인 쌍 B0, B1~B6, B7에 실린 데이터의 동일 여부를 각각 검출한다.
즉, 동일한 데이터를 라이트 한 후 다시 리드할 때 동일한 데이터가 검출되면 정상으로 배타적 오아 게이트들 XOR01~XOR67의 출력은 '0'이 지만, 두 개의 데이터가 동일하지 않으면, 즉 패일 비트가 존재하면 배타적 오아 게이트들 XOR01~XOR67의 출력은 '1'이 된다.
앤드 게이트들 AND1~AND4는 인에이블 신호 BISR_EN가 하이 레벨로 활성화될 때 배타적 오아 게이트들 XOR01~XOR67의 출력을 패일 비트 FB01~FB67로 출력하고, 인에이블 신호 BISR_EN가 로우 레벨로 비활성화되면 모두 로우 레벨인 패일 비트 FB01~FB67를 출력한다.
도 7은 도 4에 도시된 패일 검출부(38)를 나타낸 상세 회로도이다.
패일 검출부(38)는 노아 게이트 NR1, 인버터 IV5 및 앤드 게이트 AND5를 포함한다.
노아 게이트 NR1는 패일 비트들 FB01~FB67을 부정 논리 합하고, 인버터 IV5는 노아 게이트 NR1의 출력을 반전한다.
앤드 게이트 AND5는 인에이블 신호 BISR_EN가 하이 레벨로 활성화 될 때 인버터 IV5의 출력을 패일 비트 설정 신호 FB_SET로 출력하고, 인에이블 신호 BISR_EN가 로우 레벨로 비활성화 되면 로우 레벨인 패일 비트 설정 신호 FB_SET를 출력한다.
플래그 비트 구동부(46)는 패일 비트 설정 신호 RB_SET에 의해 플래그 인에이를 신호 F_EN의 상태를 설정한다.
도 4에 도시된 패일 인코더(40)의 동작을 [표 2]를 참조하여 설명하면 다음과 같다.
입력 출력
BISR_EN FB01 FB23 FB45 FB67 EC0 EC1
1 1 0 0 0 0 0
1 0 1 0 0 0 1
1 0 0 1 0 1 0
1 0 0 0 1 1 1
패일 인코더(40)는 인에이블 신호 BISR_EN가 하이 레벨로 활성화된 상태에서, 입력인 피일 비트 FB01가 '1'이면 출력인 인코딩 코드 EC0, EC1이 모두 '0'이 되고, 패일 비트 FB23이 '1'이면 인코딩 코드 EC0, EC1은 각각 '0', '1'이 되고, 패일 비트 FB45가 '1'이면 인코딩 코드 EC0, EC1은 각각 '1', '0'이 되고, 패일 비트 FB67이 '1'이면 인코딩 코드 EC0, EC1이 모두 '1'이 된다.
패일 인코더(40)는 4비트 입력 2비트 출력의 일반적인 인코더 회로로 구성되기 때문에, 여기서는 이의 상세한 회로 구성에 대한 설명은 생략하기로 한다.
도 4에 도시된 코드 비트 디코더(44)의 동작을 [표 3]을 참조하여 설명하면 다음과 같다.
입력 출력
BISR_EN F_EN SC0 SC1 CD01 CD23 CD45 CD67
0 1 0 0 1 0 0 0
0 1 1 0 0 1 0 0
0 1 0 1 0 0 1 0
0 1 1 1 0 0 0 1
0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 1 1 0 0 0 0
코드 비트 디코더(44)는 인에이블 신호 BISR_EN이 로우 레벨로 비활성화 되고, 플래그 인에이블 신호 F_EN가 하이 레벨로 활성화 되면 활성화된다.
코드 비트 디코더(44)가 활성화된 상태에서, 인코딩 코드 EC0, EC1이 인코더 구동부(42)에 의해 구동된 구동 코드 SC0, SC1이 모두 '0'이면 코드 디코딩 신호 CD01이 '1'로 활성화 되고, 구동 코드 SC0, SC1이 각각 '0', '1'이면 코드 디코딩 신호 CD23이 '1'로 활성화 되고, 구동 코드 SC0, SC1이 각각 '1', '0'이면 코드 디코딩 신호 CD45가 '1'로 활성화 되고, 구동코드 SC0, SC1이 모두 '1'이면 코드 디코딩 신호 CD67가 '1'로 활성화 된다.
코드 비트 디코더(44)는 인에이블 신호 BISR_EN이 하이 레벨로 활성화 되거나, 플래그 인에이블 신호 REN가 로우 레벨로 비활성화면 코드 디코딩 신호들 CD01~CD67을 모두 '0'으로 설정한다.
코드 비트 디코더(44)는 2 비트 입력 4 비트 출력의 일반적인 디코더 회로로 구성되기 때문에, 여기서는 이의 상세한 회로 구성에 대한 설명은 생략하기로 한다.
도 8은 도 1 및 도 4에 도시된 셀 어레이(2)의 일 예를 나타낸 상세 회로도이다. 여기서는 비휘발성 FRAM 셀을 이용하는 경우를 예를 들어 설명한다.
셀 어레이(2)는 다수의 서브 셀 어레이(48)를 포함하고, 각 서브 셀 어레이(48)는 워드라인 W/L과 플래이트 라인 P/L에 의해 선택되고 제어되는 다수의 메모리 셀(50)을 포함한다.
여기서, 메모리 셀(50)은 하나의 셀 트랜지스터 T 및 하나의 강유전체 캐패시터 FC를 포함한다.
도 9는 도 1 및 도 4에 도시된 셀 어레이(2)의 다른 예를 나타낸 상세 회로도이다. 여기서는 비휘발성 FRAM 셀을 이용하는 경우를 예를 들어 설명한다.
셀 어레이(2)는 다수의 서브 셀 어레이(52)를 포함하고, 각 서브 셀 어레이(52)는 메인 비트 라인 MBL, 서브 비트 라인 SBL, 다수의 메모리 셀(50), 다수의 스위치 수단들 NT17~NT21을 포함한다. 여기서, 다수의 메모리 셀(50)은 워드라인들 WL <0>~WL<n> 및 플래이트 라인들 PL<0>~PL<n>에 의해 선택되고 제어되고, 다수의 스위치들 NT17~NT21은 각각 메인 비트 라인 풀 다운 신호 MBPD, 서브 비트라인 SBL, 서브 비트 라인 풀 다운 신호 SBPD, 서브 비트 라인 스위치 신호들 SBSW1, SBSW2에 의해 제어된다. 여기서 SBPU는 서브 비트 라인 풀업 전압이다.
메모리 셀(50)은 셀 트랜지스터 T 및 하나의 강유전체 캐패시터 FC를 포함한다.
도 10은 도 1 및 도 4에 도시된 셀 어레이(2)의 또 다른 예를 나타낸 상세 회로도이다. 여기서는 DRAM 셀을 이용하는 경우를 예를 들어 설명한다.
셀 어레이(2)는 다수의 서브 셀 어레이(54)를 포함하고, 각 서브 셀 어레이(54)는 워드라인 W/L에 의해 선택되는 다수의 메모리 셀(56)을 포함한다.
여기서, 메모리 셀(56)은 하나의 셀 트랜지스터 T 및 하나의 캐패시터 C를 포함한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 테스트 제어회로를 갖는 반도체 메모리 장치는 별도의 명령 신호에 의해 BIST, 외부 테스트에 의한 테스트, BISR, 외부 테스터에 의한 리페어가 독립적으로 설정될 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부각가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (18)

  1. 셀 어레이;
    상기 셀 어레이에 대한 BIST 동작을 수행하는 BIST(built-in self test) 블록;
    상기 셀 어레이에 대한 BISR 동작을 수행하는 BISR(built-in self repair) 블록; 및
    상기 BIST 블록에 의한 BIST 동작 또는 외부 테스터에 의한 테스트를 선택하는 제 1 제어신호 및 상기 BISR 블록에 의한 BISR 동작을 제어하는 제 2 제어신호를 발생하는 명령 디코더를 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀 어레이는 다수의 서브 셀 어레이를 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 서브 셀 어레이는 다수의 메모리 셀을 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 셀은 DRAM 셀로 구성되는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 메모리 셀은 FRAM 셀로 구성되는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀은 계층적 비트 라인 구조를 갖는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 BIST 블록은
    외부 어드레스를 수신하는 어드레스 버퍼;
    상기 제 1 제어신호에 의해 제어되어 테스트 어드레스를 발생하는 테스트 어드레스 카운터;
    상기 제 1 제어신호에 의해 제어되어 상기 어드레스 버퍼로부터 출력된 신호 또는 상기 테스트 어드레스를 선택적으로 출력하는 어드레스 멀티플렉서;
    외부 데이터를 수신하는 데이터 버퍼;
    상기 제 1 제어신호에 의해 제어되어 테스트 데이터 패턴을 발생하는 테스트 데이터 패턴 발생기; 및
    상기 제 1 제어신호에 의해 제어되어 상기 데이터 버퍼로부터 출력된 신호 또는 상기 테스트 데이터 패턴을 선택적으로 출력하는 데이터 멀티플렉서를 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 BISR 블록은
    패일 셀을 나타내는 코드 신호에 따라 패일 셀이 연결된 비트 라인을 스페어 비트 라인으로 대체하는 비트 라인 대체부;
    상기 비트 라인에 실린 데이터의 패일 여부를 검출하는 비교부;
    상기 비교부의 결과에 따라 패일 여부를 나타내는 플래그 신호를 발생하는 패일 검출부; 및
    상기 비교부의 결과를 이용하여 상기 코드 신호를 발생하는 패일 인코더를 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 비트 라인 대체부는
    상기 코드 신호에 따라 제어되어 상기 스페어 비트 라인과 상기 비트 라인을 선택적으로 연결하는 다수의 제 1 스위치 수단; 및
    상기 코드 신호에 따라 제어되어 상기 셀 어레이 영역의 비트 라인과 상기 BISR 블록 영역의 비트 라인을 서로 분리 하는 다수의 제 2 스위치 수단을 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 비교부는 상기 비트 라인에 실린 데이터들이 서로 동일한지 여부를 검출하는 다수의 검출 수단을 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 2 제어신호에 따라 상기 다수의 검출 수단으로부터 출력된 신호들을 선택적으로 전송하는 다수의 전송 수단을 더 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 패일 검출부는 상기 비교부의 결과들 중에 어느 하나라도 패일이 검출되면 상기 플래그 신호를 발생하는 패일 검출수단을 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 패일 검출부는 상기 제 2 제어신호에 따라 상기 플래그 신호를 선택적으로 전송하는 전송 수단을 더 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 비교부의 결과들을 인코딩하는 패일 인코딩부; 및
    상기 패일 인코딩부로부터 출력된 신호들을 디코딩하여 상기 코드 신호를 발생하는 코드 비트 디코더를 더 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 패일 인코딩부로부터 출력된 신호를 구동하는 인코딩 구동부를 더 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 코드 비트 디코더는 상기 플래그 신호에 따라 제어되는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
  17. 제 1 항에 있어서, 상기 셀 어레이는
    리페어 여부를 나타내는 플래그 비트를 저장하는 다수의 플래그 셀;
    코드 비트 데이터를 저장하는 다수의 코드 셀;
    패일 셀들을 대체하는 다수의 스페어 셀; 및
    다수의 메인 셀을 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반 도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 셀 어레이는
    상기 플래그 셀, 코드 셀, 스페어 셀 및 메인 셀에 데이터를 리드 또는 라이트 하는 다수의 센스앰프를 더 포함하는 것을 특징으로 하는 테스트 제어 회로를 갖는 반도체 메모리 장치.
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