KR20060120887A

KR20060120887A - 최소 크기의 출력 메모리를 구비한 비디오 스케일러 및출력 메모리 크기 선택 방법

Info

Publication number: KR20060120887A
Application number: KR1020050043122A
Authority: KR
Inventors: 이동훈; 박창대
Original assignee: 삼성전자주식회사
Priority date: 2005-05-23
Filing date: 2005-05-23
Publication date: 2006-11-28
Also published as: JP5154027B2; US7800700B2; JP2006330704A; US20060262223A1; KR100719364B1

Abstract

본 발명의 비디오 스케일러는 비디오 스케일러 코어의 정상적인 동작을 보장할 수 있는 최소 크기의 출력 메모리를 포함하여 회로 면적이 감소한다. 더욱이, 본 발명의 축소된 출력 메모리를 구비한 비디오 스케일러를 포함하는 신호 처리 장치는 스케일러 코어에 의해 스케일링된 영상 데이터가 출력 메모리에 저장되고 나서 최소 필요 시간이 경과한 후 출력 메모리로부터 영상 데이터가 독출되도록 제어함으로써 출력 메모리가 출력 수평 픽셀의 수에 대응하는 크기를 갖는 것과 동일한 성능을 갖게 된다.

Description

최소 크기의 출력 메모리를 구비한 비디오 스케일러 및 출력 메모리 크기 선택 방법{VIDEO SCALER HAVING MINIMUM OUTPUT MEMORY AND METHOD FOR SELECTING THE SAME}

도 1은 본 발명의 바람직한 실시예에 따른 영상 처리 칩의 구성을 보여주는 블록도;

도 2는 클럭 신호의 주파수에 따른 영역 분류를 보여주는 도면;

도 3은 출력 메모리의 크기를 선택하기 위하여 다양한 스케일링 계수들에 대한 스케일링 시간, 다양한 크기의 메모리들의 독출 시간 및 기입 시간을 정리하여 보여주는 도면;

도 4는 스케일링 시간, 독출 시간 그리고 기입 시간의 관계를 도식적으로 보여주는 도면;

도 5는 도 1에 도시된 클럭 및 동기 신호 생성기에서 생성되는 동기 신호들을 보여주는 타이밍도;

도 6은 도 1에 도시된 클럭 및 동기 신호 생성기에서 생성되는 동기 신호들의 본 발명의 바람직한 실시예에 따른 타이밍을 보여주는 도면; 그리고

도 7은 본 발명의 바람직한 실시예에 따른 출력 메모리 크기 선택 및 출력 오프셋 설정 수순을 보여주는 플로우차트이다.

*도면의 주요부분에 대한 설명

100 : 영상 처리 칩 110 : 시스템 메모리

130 : 비디오 스케일러 131 : 스케일러 코어

132 : 출력 메모리 150 : 클럭 및 동기 신호 생성기

본 발명은 입력 영상 포맷을 출력 영상 크기에 적합한 포맷으로 변환하는 비디오 스케일러에 관한 것으로, 좀 더 구체적으로는 출력 메모리를 포함하는 비디오 스케일러 및 비디오 스케일러 내 출력 메모리의 크기를 최소화하는 방법에 관한 것이다.

디지털 영상이 보편화되는 시대를 맞이하여 다양한 크기와 형식의 디지털 영상 기기들이 상용화되어 출시되고 있다. 디지털 TV, HD-TV(High Definition Television), PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000) 단말기 등과 같은 디지털 영상 기기들은 기존의 아날로그 영상이 보여줄 수 없는 선명한 영상을 제공할 뿐만 아니라 디지털 영상 처리에 의해서만 가능한 화면의 분리, 확대, 축소, 평활화 등과 같은 다양한 영상 처리 기능을 제공하고 있다.

디지털 영상 처리의 한가지로서 영상을 확대/축소하는 영상 스케일링 기술은 일반적으로 카메라로부터 입력되는 영상에 대하여 적용하거나, 디지털 영상 출력 장치에서 부분 확대 기능이나 PIP(Picture in Picture) 기능을 구현하는데 응용되었다. 요즘과 같이 컬러/동영상 이동 통신 단말기가 보편화되는 시점에서는 표준 비디오 코덱(CODEC: coder/decoder)과 다양한 크기(size)의 LCD(Liquid Crystal Display) 장치 사이의 인터페이스(interface) 문제를 해결하는 아주 중요한 기술로 자리 매김하고 있다. 표준 비디오 코덱은 176*144(여기서 176*144는 수평 방향의 픽셀(pixel) 수 * 수직 방향의 픽셀 수의 영상 크기를 의미)의 QCIF(Quadrature Common Interface Format) 크기를 주로 지원하도록 설계되어 있다. 이에 반하여 각종 단말기에 채택되는 LCD 장치는 디스플레이하는 영상의 크기가 단말기의 크기와 제조 단가에 맞춰 다양하게 생산된다. 이에 따라 표준 비디오 코덱으로부터 출력되는 영상을 LCD 장치의 화면상에 디스플레이하기 위해서는 확대하거나 축소할 필요성이 대두되는 것이다.

이와 같이 영상을 확대하거나 축소하기 위한 영상의 스케일링 기술은 매우 다양하고 복잡하며 많은 기술이 알려져 있다. 일반적으로 비디오 스케일러는 다양한 입력에 대응하기 위해서 출력 클럭 신호의 주파수보다 높은 주파수의 클럭 신호로 스케일링을 수행한다. 스케일러로부터 출력되는 영상 데이터와 영상 처리 칩(image processing chip)의 출력 단자 즉, LCD 패널과 같은 디스플레이 장치와 연결되는 단자로 출력되는 영상 데이터의 비동기(asynchronous) 문제를 해결하기 위해 스케일러의 출력단에 출력 버퍼 또는 메모리를 연결한다. 일반적으로 출력 메모리의 크기는 출력 영상 데이터의 수평 방향의 최대 픽셀 수 * 픽셀당 영상 데이터 크기로 설정된다.

디지털 TV, DVD(Digital Video Disc) 플레이어 등과 같이 전력이 충분히 공급되고 제품의 크기도 충분히 커서 디지털 영상 처리 기능의 구현에 요구되는 시스템의 자원의 부족함이 없을 경우에는 각종 디지털 영상 처리 기능을 별 어려움 없이 구현할 수 있다. 그러나 IMT-2000 이동 통신 단말기, PDA, 디지털 캠코더(camcorder) 등과 같은 휴대용 시스템은 제품의 크기가 작고 공급 전력 용량이 적은 등 많은 제약 사항을 수반한다. 그러므로, 디지털 영상 처리 기능의 구현하는데 있어서 가능하면 크기를 줄이고 전력 소비를 줄이는 것이 바람직하다.

따라서 본 발명의 목적은 최소 크기를 갖는 출력 메모리를 구비한 비디오 스케일러를 제공하는 데 있다.

본 발명의 다른 목적은 비디오 스케일러에 구비되는 출력 메모리의 크기를 최소화하기 위한 출력 메모리 크기 선택 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 최소 크기를 갖는 출력 메모리를 구비하되, 안정적으로 동작하는 비디오 스케일러를 제공하는 데 있다.

본 발명의 다른 목적은 최소 크기를 갖는 출력 메모리를 구비하되, 안정적으로 동작할 수 있도록 동기 신호들을 발생하는 비디오 스케일러를 제공하는 데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 비디오 스케일러는: 출력 영상 크기에 맞도록 입력 영상 신호에 대한 스케일링 업/다운을 수행하는 스케일러 코어, 그리고 상기 스케일러 코어로부터 출력되는 영상 신호를 저장하는 출력 메모리를 포함한다. 상기 출력 메모리의 크기는, 상기 출력 메모리에 데이터를 완전히 채우는데 소요되는 기입 시간(WT)이 상기 스케일러 코어에서 입력 수평 픽셀들에 대한 영상 신호들을 스케일링하는데 소요되는 스케일링 시간(ST)과 상기 출력 메모리로부터 출력 수평 픽셀들에 대한 영상 신호들을 독출하는데 소요되는 독출 시간(RT)의 차보다 큰 최소값을 갖도록 선택된다.

바람직한 실시예에 있어서, 상기 입력 수평 픽셀들은 입력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들이고, 상기 출력 수평 픽셀들은 출력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들이다.

상기 스케일링 시간(ST)은, (상기 입력 수평 픽셀들의 수)/(스케일링 클럭 주파수)이고, 상기 독출 시간(RT)은, (상기 출력 수평 픽셀들의 수)/(출력 클럭 주파수)이다. 상기 스케일링 클럭 주파수는 상기 출력 클럭 주파수보다 높으며, 상기 메모리의 크기는, (최대 저장 픽셀의 수)*(각 픽셀에 대한 영상 데이터의 크기)이다. 상기 스케일러 코어는, 수평 동기 신호에 응답해서 상기 스케일링 업/다운을 수행하고, 출력 동기 신호에 응답해서 스케일링 업/다운 수행된 영상 신호를 상기 출력 메모리로 출력한다.

이 실시예에 있어서, 스케일링 계수(SF)는 (상기 입력 수평 픽셀의 수)/(상기 출력 수평 픽셀의 수)이고, 상기 스케일러 코어는 상기 스케일링 계수에 따라서 입력 영상 신호에 대한 스케일링 업/다운을 수행한다.

이 실시예에 있어서, 서로 다른 크기를 갖는 복수의 메모리들 각각에 대하 여, 다양한 스케일링 계수들에 대한 상기 기입 시간 및 상기 독출 시간을 계산하고, 상기 복수의 메모리들 중 상기 기입 시간이 상기 스케일링 시간과 상기 독출 시간의 차보다 큰 최소값을 갖는 메모리의 크기가 상기 출력 메모리의 크기로써 설정된다.

본 발명의 다른 특징에 의하면, 영상 처리 장치는: 시스템 버스, 및 상기 시스템 버스에 연결되고, 출력 영상 크기에 맞도록 입력 영상 신호에 대한 스케일링 업/다운을 수행하는 비디오 스케일러를 포함한다. 상기 비디오 스케일러는, 상기 스케일링 업/다운을 수행하고, 스케일링된 영상 신호를 출력하는 스케일러 코어, 그리고 상기 스케일러 코어로부터 출력되는 영상 신호를 저장하는 출력 메모리를 포함한다. 상기 출력 메모리의 크기는, 상기 출력 메모리에 데이터를 완전히 채우는데 소요되는 기입 시간(WT)이 상기 스케일러 코어에서 입력 수평 픽셀들에 대한 영상 신호들을 스케일링하는데 소요되는 스케일링 시간(ST)과 상기 출력 메모리로부터 출력 수평 픽셀들에 대한 영상 신호들을 독출하는데 소요되는 독출 시간(RT)의 차보다 큰 최소값을 갖도록 선택된다.

바람직한 실시예에 있어서, 스케일링 계수(SF)는 (상기 입력 수평 픽셀의 수)/(상기 출력 수평 픽셀의 수)이고, 상기 스케일러 코어는 상기 스케일링 계수에 따라서 입력 영상 신호에 대한 스케일링 업/다운을 수행한다.

이 실시예에 있어서, 상기 출력 메모리의 크기는, 다양한 스케일링 계수에 대한 스케일링 시간들 그리고 서로 다른 크기를 갖는 메모리들의 상기 다양한 스케일링 계수에 대한 독출 시간들 그리고 기입 시간들을 구하고, 각각의 스케일링 계 수에 대응하는 (기입 시간)-((스케일링 시간)-(독출 시간))이 0보다 큰 최소값을 갖는 메모리의 크기로써 선택된다.

이 실시예에 있어서, 상기 스케일러 코어는, 수평 동기 신호에 응답해서 상기 스케일링 업/다운을 수행하고, 출력 동기 신호에 응답해서 스케일링 업/다운 수행된 영상 신호를 상기 출력 메모리로 출력한다.

이 실시예에 있어서, 상기 영상 처리 장치는, 상기 수평 동기 신호 및 상기 출력 동기 신호를 생성하는 동기 및 클럭 신호 생성기를 더 포함하며, 상기 출력 동기 신호는 상기 수평 동기 신호가 활성화된 후 출력 오프셋이 경과하고 나서 활성화된다.

이 실시예에 있어서, 상기 동기 및 클럭 신호 생성기는, 상기 출력 오프셋을 저장하기 위한 레지스터를 포함한다. 상기 동기 및 클럭 신호 생성기는, 상기 스케일링 계수, 상기 스케일링 시간, 상기 독출 시간, 상기 스케일링 클럭 주파수 및 상기 출력 클럭 주파수에 근거해서 상기 출력 오프셋을 설정하고, 계산된 출력 오프셋을 상기 레지스터에 저장하는 계산 유닛을 더 포함한다.

이 실시예에 있어서, 상기 계산 유닛은, 상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 길 때 ((상기 스케일링 시간)-(상기 독출 시간))*(상기 출력 클럭 주파수)를 상기 출력 오프셋으로써 설정한다. 상기 계산 유닛은, 상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 짧거나 같을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정한다. 상기 계산 유 닛은, 상기 스케일링 계수(SF)가 1보다 작을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정한다.

본 발명의 다른 특징에 의하면, 스케일러 코어로부터 출력되는 스케일링된 영상 데이터를 저장하기 위한 출력 메모리의 크기를 선택하는 방법은: 크기가 서로 다른 복수의 메모리들 각각에 스케일링된 영상 데이터를 완전히 채우는데 소요되는 저장 시간들(Tm)을 계산하는 단계, 그리고 상기 스케일러 코어가 상기 복수의 메모리들 중 입력 수평 픽셀들에 대한 영상 데이터를 스케일링하는데 소요되는 스케일링 시간(ST)과 출력 수평 픽셀들에 대한 영상 데이터를 상기 출력 메모리로부터 독출하는데 소요되는 독출 시간(RT)의 차(RT-ST)보다 큰 저장 시간들 중 최소 저장 시간을 갖는 메모리를 스케일러 출력 메모리로써 선택하는 단계를 포함한다.

바람직한 실시예에 있어서, 스케일링 계수(SF)는 (입력 수평 픽셀의 수)/(출력 수평 픽셀의 수)이고, 상기 저장 시간 계산 단계는, 다양한 출력 수평 픽셀의 수에 따른 복수의 스케일링 계수들(SFi)에 대하여 상기 복수의 메모리들 각각에 대한 저장 시간들(Tmi)을 계산하는 단계를 포함한다.

이 실시예에 있어서, 복수의 스케일링 계수들(SFi)에 대하여 상기 복수의 메모리들 각각에 대한 저장 시간들(Tmi)은 (최대 저장 픽셀 수)/(스케일링 클럭 주파수)*(스케일링 계수)이다.

이 실시예에 있어서, 상기 스케일러 코어는 수평 동기 신호에 응답해서 스케일링을 수행하고, 상기 출력 메모리에 저장된 영상 데이터는 출력 동기 신호에 응 답해서 독출된다. 상기 출력 동기 신호는 상기 수평 동기 신호가 활성화된 후 출력 오프셋이 경과하고 나서 활성화된다.

이 실시예에 있어서, 상기 스케일러 출력 메모리 크기 선택 방법은 상기 출력 메모리 선택 단계가 수행된 후 상기 출력 오프셋을 설정하는 단계를 더 포함한다.

이 실시예에 있어서, 상기 출력 오프셋 설정 단계는, 상기 스케일링 계수, 상기 스케일링 시간, 상기 독출 시간, 상기 스케일링 클럭 주파수 및 상기 출력 클럭 주파수에 근거해서 상기 출력 오프셋을 설정하는 단계를 포함한다.

이 실시예에 있어서, 상기 출력 오프셋 설정 단계는, 상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 길 때 ((상기 스케일링 시간)-(상기 독출 시간))*(상기 출력 클럭 주파수)를 상기 출력 오프셋으로써 설정하는 단계를 더 포함한다.

상기 출력 오프셋 설정 단계는, 상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 짧거나 같을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정하는 단계를 더 포함한다.

상기 출력 오프셋 설정 단계는, 상기 스케일링 계수(SF)가 1보다 작을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정하는 단계를 더 포함한다.

(실시예)

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 영상 처리 장치의 구성을 보여주는 블록도이다. 영상 처리 장치(100)는 시스템 버스(101)와 연결된 시스템 메모리(110)와 비디오 스케일러(130)를 포함한다. 본 발명의 바람직한 실시예에 있어서, 영상 처리 장치(100)는 SOC(System On a Chip)로 구현되며, 비디오 스케일러(130)에서 필요한 클럭 신호 및 동기 신호를 생성하는 클럭 및 동기 신호 생성기(150)를 더 포함한다. 클럭 및 동기 신호 생성기(150)는 계산 유닛(151)과 오프셋 레지스터(152)를 포함한다. 계산 유닛(151)과 오프셋 레지스터(152)의 구체적인 동작은 추후 상세히 설명된다.

영상 처리 칩(100)은 도 1에 도시된 구성들 외에 메인 프로세서, MPEG(Moving Picture Experts Group) 회로, 오디오 회로, 그래픽 컨트롤러, 디인터레이서(deinterlacer)등을 더 포함하나, 본 명세서에서는 비디오 스케일링과 관련있는 회로 구성들만을 도시하고 설명한다.

호스트로부터 전송된 입력 영상 데이터는 시스템 메모리(110)에 저장된다. 여기서 호스트는 컴퓨터, 카메라와 같은 영상 입력 장치, 디지털 방송 송출국 등이 될 수 있다.

스케일링 코어(131)는 시스템 메모리(110)에 저장된 입력 영상 데이터를 읽어와서 스케일링 비율에 따라 입력 영상의 픽셀들을 줄이거나 늘리는 스케일링 업/다운을 수행한다. 스케일링 다운의 가장 간단한 방법은 입력 영상 데이터의 픽셀 들을 단순히 다운 샘플링(down sampling)하는 것이고, 스케일링 업의 방법에는 입력 영상 데이터의 화소들을 복사하여 화소 수를 늘리는 것과 보간법(interpolation)이 있다.

스케일링 코어(131)는 클럭 및 동기 신호 생성기(150)로부터의 클럭 신호 및 동기 신호에 응답해서 스케일링 계수(scaling factor)에 따른 스케일링 업/다운을 수행한다. 스케일링 계수는 메인 프로세서(미 도시됨)로부터 제공될 수 있으며, 또는 메인 프로세서로부터 제공된 입력 픽셀의 수 및 출력 픽셀의 수로부터 수학식 1과 같은 연산을 통해 구할 수 있다.

스케일링 계수(SF)가 1보다 작으면 스케일링 업이 수행되고, 스케일링 계수(SF)가 1보다 크면 스케일링 다운이 수행된다. 스케일러 코어(131)는 도면에 도시되지 않은 수직 스케일러 그리고 수평 스케일러를 포함하여 수직 스케일링 및 수평 스케일링을 수행한다. 일반적으로 수직 스케일러에 의해서 소정 갯수의 라인들에 대한 스케일링이 수행된 후 수평 스케일러에 의해서 수평 방향 스케일링이 수행된다.

스케일러 코어(131)는 스케일링 업/다운이 수행된 영상 데이터를 출력 메모리(132)에 저장하고, 출력 동기 신호에 응답해서 출력 메모리(132)에 저장된 영상 데이터가 출력 단자로 출력되도록 제어한다. 본 발명의 바람직한 실시예에 따른 출력 메모리(132)는 비디오 스케일러 코어(131)의 정상적인 동작을 보장할 수 있는 최소 크기로 설정된다.

도 2는 클럭 신호의 주파수에 따른 영역 분류를 보여주고 있다. 시스템 버스(101)와 시스템 메모리(110)는 시스템 클럭 신호에 동기해서 동작한다. 클럭 및 동기 신호 생성기(150)와 스케일러 코어(131)는 스케일러 코어 클럭 신호에 동기해서 동작한다. 그리고 출력 메모리(132)는 출력 클럭 신호에 동기해서 동작한다.

일반적으로 스케일러 코어 클럭 신호의 주파수는 출력 클럭 신호의 주파수보다 높다. 본 명세서에서는 해상도가 1920 * 540이고, 1080i(interlace) 방식으로 입력 영상 신호가 입력되며, 스케일러 코어 클럭 신호의 주파수가 144MHz, 그리고 출력 클럭 신호의 주파수가 74.25MHz인 경우를 일 예로서 설명한다.

도 3은 출력 메모리의 크기를 선택하기 위하여 다양한 스케일링 계수들에 대한 스케일링 시간, 다양한 크기의 메모리들의 독출 시간 및 기입 시간을 정리하여 보여주고 있다. 도 3에 도시된 구체적인 수치들은 일 예로서 설명되고 있을 뿐이며 본 발명의 범위를 한정하지 않는다. 도 3에서는 입력 수평 픽셀의 수가 1920이고, 출력 수평 픽셀의 수가 1920부터 120까지 즉, 스케일링 계수가 1부터 16인 경우들을 보여주고 있다.

스케일링 시간(ST)은 스케일러 코어(131)가 1 라인 즉, 입력 수평 픽셀들에 대한 스케일링을 수행하는데 소요되는 시간이다. 스케일링 시간(ST)은 입력 수평 픽셀의 수/스케일러 클럭 신호의 주파수 즉, 1920/144MHz=13.33333333㎲이다.

독출 시간(RT)은 출력 메모리(132)에 저장된 1 라인 즉, 출력 수평 픽셀들을 독출하는데 소요되는 시간이다. 스케일러 코어(131)는 클럭 및 동기 신호 생성기(150)로부터의 출력 클럭 신호에 동기해서 독출 명령과 독출 어드레스를 출력 메모리로 전달한다. 그러므로, 독출 시간(RT)은 (출력 수평 픽셀의 수)/(출력 클럭 신호의 주파수)이다. 예컨대, 출력 수평 픽셀의 수가 1920이면 1920/74.25MHz=25.85858586㎲이고, 출력 수평 픽셀의 수가 960이면 960/74.25MHz=12.92929293㎲이다.

도 3에 도시된 예에서는 출력 메모리(132)의 크기를 선택하기 위해 128 픽셀 크기, 256 픽셀 크기 그리고 512 픽셀 크기의 메모리들의 기입 시간들(WT1, WT2, WT3)을 일 예로서 보여주고 있다. 128 픽셀 크기 메모리란 128 픽셀의 영상 데이터를 저장할 수 있는 메모리 크기를 말한다. 기입 시간(WT1)은 128 픽셀 크기 메모리에 영상 데이터를 완전히(fully) 저장하는데 소요되는 시간을 말한다. 출력 메모리(132)에 영상 데이터를 저장하기 위한 기입 명령, 기입 어드레스 및 영상 데이터는 스케일러 코어 클럭 신호에 동기해서 출력 메모리(132)로 제공된다. 출력 메모리(132)에 대한 기입 명령 및 기입 어드레스는 스케일러 코어(131)로부터 제공될 수 있으며 또는 비디오 스케일러 내 다른 회로 블록들에 의해서도 제공될 수 있다. 스케일러 코어(131)로부터 출력되는 영상 데이터는 스케일러 코어 클럭 신호에 동기해서 출력 메모리(132)로 전달된다. 예컨대, 스케일링 계수가 4이면 스케일러 코어 클럭 신호의 4 사이클마다 스케일링 업/다운 수행된 영상 데이터가 스케일러 코어(131)로부터 출력된다. 그러므로, 기입 시간(WT1)은 (메모리 크기)/(스케일러 코어 클럭 주파수)*(스케일링 계수)이다.

출력 메모리(132)에 데이터를 완전히 채우는데 소요되는 기입 시간(WT)은 스케일러 코어(131)에서 입력 수평 픽셀들에 대한 영상 신호들을 스케일링하는데 소요되는 스케일링 시간(ST)과 출력 메모리(132)로부터 출력 수평 픽셀들에 대한 영상 신호들을 독출하는데 소요되는 독출 시간(RT)의 차보다 커야한다. 즉, WT>(ST-RT)이어야 한다. 왜냐하면, 스케일링된 영상 데이터가 출력 메모리(132)에 저장되기 전에 독출 동작이 이루어지면 출력 메모리(132)가 비워지는(empty) 결과를 초래한다. 최악의 경우에 있어서는 출력 메모리(132)에 저장된 데이터가 없음에도 불구하고 독출 동작이 수행될 수 있다. WT>(ST-RT) 조건을 만족하면, (RT+WT)>ST가 되어서 메모리가 비워지는 경우를 막을 수 있다. 도 4는 스케일링 시간(ST), 독출 시간(RT) 그리고 기입 시간(WT)의 관계를 도식적으로 보여주고 있다.

WT>(ST-RT) 조건을 만족한다면 WT-(ST-RT)의 값이 최소값인 메모리의 크기를 출력 메모리(132)의 크기로써 선택한다. 출력 메모리(132)의 크기를 최소화하는 것이 비디오 스케일러(130)의 전체 회로 면적을 더욱 줄일 수 있다.

도 3에 도시된 예에서, 128 픽셀 크기 메모리는 스케일링 계수가 3부터 12까지일 때 WT1<(ST-RT)이므로 부적합하다. 256 픽셀 크기 메모리는 모든 스케일링 계수들에서 WT2>(ST-RT)을 만족하고, 또한 512 픽셀 크기 메모리도 모든 스케일링 계수들에서 WT3>(ST-RT)을 만족한다. 그러므로, 두 개의 메모리들 중 메모리 크기가 작은 256 픽셀 크기를 출력 메모리(132)의 크기가 비디오 스케일러(130)의 안정된 동작을 보장하는 최소 메모리 크기로써 적합하다.

잘 알려진 바와 같이 예컨대, 입력 영상 데이터의 YCrCb 포맷이 4:2:2이고, 출력 영상 데이터의 포맷이 4:4:4이면 CrCb 성분을 위한 출력 메모리의 크기는 Y성분에 비해 2배가 필요하다. 그러나, 본 발명의 바람직한 실시예에 따른 방법으로 출력 메모리(132)의 크기를 설정하면 별도의 메모리 추가없이 모든 입력 영상 데이터 포맷들(4:2:0, 4:2:2, 4:4:4)에 대해 4:4:4로 스케일링할 수 있다.

도 5는 도 1에 도시된 클럭 및 동기 신호 생성기(150)에서 생성되는 동기 신호들을 보여주는 타이밍도이다. 클럭 및 동기 신호 생성기(150)는 수직 동기 신호(V_sync_scaler), 수직 스케일러 활성 신호(V_active_scaler), 수평 동기 출력 신호(H_sync_out) 및 수평 출력 활성 신호(H_active_out)를 생성한다. 본 명세서에서는 클럭 및 동기 신호 생성기(150)에서 생성된 신호들이 모두 비디오 스케일러(130)로 제공되는 것으로 표기하고 설명하나 다른 실시예에서는 수평 동기 출력 신호(H_sync_out) 및 수평 출력 활성 신호(H_active_out)가 영상 처리 칩(100)에 별도로 구비된 출력 회로(미 도시됨)로 제공될 수 있다. 출력 회로는 수평 동기 출력 신호(H_sync_out) 및 수평 출력 활성 신호(H_active_out)에 동기해서 출력 메모리(132)에 저장된 영상 데이터가 출력 단자를 통해 디스플레이 패널로 출력되도록 제어한다. 본 명세서에서는 수직 동기 신호(V_sync_scaler), 수직 스케일러 활성 신호(V_active_scaler), 수평 동기 출력 신호(H_sync_out) 및 수평 출력 활성 신호(H_active_out)를 입력받는 비디오 스케일러가 출력 메모리(132)에 저장된 영상 데이터를 독출하는 동작을 수행하는 것으로 설명한다.

수직 동기 신호(V_sync_scaler)는 매 프레임마다 활성화되고, 수평 동기 신호(H_sync_scaler)은 매 수평 라인마다 활성화된다. 스케일러 코어(131)는 수직 동기 신호(V_sync_scaler)가 활성화되고 나서 수직 스케일러 활성 신호(V_active_scaler)가 활성 상태인 동안 스케일링 업/다운을 수행한다. 스케일러 코어(131)는 수평 동기 신호(H_sync_scaler)가 활성화되면 수평 스케일링을 시작하며 스케일링 클럭 신호(미 도시됨)에 동기해서 입력 수평 픽셀들에 대한 스케일링 업/다운을 수행한다. 일반적으로 출력 클럭 신호에 비해 스케일링 클럭 신호의 주파수가 높고, 스케일링 클럭 신호의 주파수에 따라서 스케일링 종료 시점은 달라진다. 스케일러 코어(131)에 의해서 스케일링 업/다운된 영상 데이터는 출력 메모리(132)에 저장된다. 출력 메모리(132)에 저장된 영상 데이터는 수평 스케일러 출력 활성 신호(H_active_scaler)의 활성 구간동안 독출된다. 독출된 영상 데이터는 수평 출력 활성 신호(H_active_out)의 활성 구간동안 출력 단자를 통해 디스플레이 패널로 출력된다.

예컨대, 출력 메모리(132)의 크기가 출력 수평 픽셀들을 모두 저장할 수 있는 크기를 갖는다면 수평 스케일러 출력 활성 신호(H_active_scaler)의 활성 구간이 수평 동기 신호(H_sync_scaler)의 끝부분에 위치함으로써 출력 메모리(132)로부터 독출된 영상 데이터가 안정적으로 디스플레이 패널로 제공된다.

그러나, 출력 메모리(132)의 크기가 출력 수평 픽셀들을 모두 저장할 수 있는 크기보다 작은 최소 크기 즉, 비디오 스케일러(131)의 안정된 동작을 보장할 수 있는 최소 크기를 갖는 경우, 도 5에 도시된 신호들의 타이밍에 의하면 비디오 스케일러(131)의 동작에 문제가 발생할 수 있다. 스케일러 코어(131)가 출력 메모리(132)에 스케일링된 데이터를 저장하고 나서 수평 스케일러 출력 활성 신호 (H_active_scaler)가 활성화될 때까지 기다린 후 출력 메모리(132)로부터 영상 데이터를 독출하는 경우가 발생할 수 있다. 왜냐하면, 출력 메모리(132)의 크기가 출력 수평 픽셀의 크기보다 작기 때문이다. 출력 메모리(132)에 빈 공간이 있어야 다음 스케일링된 데이터를 저장할 수 있으나 출력 메모리(132)가 완전히 채워진 상태이면 빈 공간이 생길 때까지 스케일러 코어(131)는 스케일링 동작을 수행할 수 없다. 또는 입력 수평 픽셀들에 대한 스케일링이 완전히 이루어지지 않은 채 출력 메모리(132)의 크기 만큼에 대한 스케일링 결과만 디스플레이 패널로 전달된다. 이러한 경우들에 있어서 디스플레이 패널에 표시되는 영상은 비정상적이다.

그러므로, 본 발명의 바람직한 실시예에 따른 클럭 및 동기 신호 생성기(150)는 스케일링 계수(SF)에 따라서 수평 동기 신호(H_sync_scaler)가 활성화된 후 수평 스케일러 출력 활성 신호(H_active_scaler)가 활성화되는 시점 사이 즉, 오프셋 시간을 조절하기 위한 계산 유닛(151)과 오프셋 레지스터(152)를 구비한다.

도 6은 도 1에 도시된 클럭 및 동기 신호 생성기(150)에서 생성되는 동기 신호들의 본 발명의 바람직한 실시예에 따른 타이밍을 보여주는 도면이다. 계산 유닛(151)에서 오프셋을 계산하는 알고리즘은 다음과 같다.

sf=input_h_size/output_h_size;

if(sf > 1) begin

st = input_h_size/scale_clk;

rt = output_h_size/out_clk;

diff = st - rt;

if(diff <= 0)

h_sync_offset = const_min;

else

h_sync_offset = diff * out_clk + const_delay;

end;

else begin

h_sync_offset = const_min;

end;

상기 알고리즘에서 sf는 스케일링 계수(SF), input_h_size는 입력 수평 픽셀의 수, output_h_size는 출력 수평 픽셀의 수, scale_clk은 스케일링 클럭 신호의 주파수, out_clk은 출력 클럭 신호의 주파수, const_min은 최소 시간 상수 그리고 const_delay는 지연 상수이다. st는 스케일링 시간(ST), rt는 출력 메모리(132)로부터의 독출 시간(RT) 그리고 diff는 스케일링 시간(ST)과 독출 시간(RT)의 차(DIFF)이다. h_sync_offset은 구하고자 하는 출력 오프셋이다. 구해진 출력 오프셋은 오프셋 레지스터(512)에 저장된다.

스케일링 계수(SF)가 1보다 크면 스케일링 코어(131)는 스케일링 다운을 수행한다. 스케일링 시간(ST)과 독출 시간(RT)의 차(diff)가 0보다 작으면 출력 오프셋(h_sync_offset)은 최소 시간 상수값으로 설정된다. 최소 시간 상수란 출력 메모리(132)의 기입 어드레스와 독출 어드레스가 충돌하지 않도록 설정되는 최소값이다. 스케일링 시간(ST)과 독출 시간(RT)의 차(diff)가 0보다 크면 출력 오프셋 은 h_sync_offset = diff * out_clk + const_delay에 의해 계산된다. 즉, 출력 메모리(132)가 비워지지 않도록 출력 오프셋이 설정된다.

스케일링 계수(SF)가 1보다 작으면 스케일링 코어(131)는 보간(interpolation)에 의한 스케일링 업을 수행한다. 스케일링 클럭 신호는 출력 클럭 신호에 비해 주파수가 높으므로 출력 오프셋은 최소값(const_min)으로 설정되어야 한다.

도 3에 도시된 예에서는 256 픽셀 크기 메모리가 선택되었다. 스케일링 계수(SF)가 1 또는 2일 때 스케일링 시간(ST)과 독출 시간(RT)의 차(diff)가 0보다 작으므로, 출력 오프셋이 최소값(const_min)으로 설정되고, 스케일링 계수(SF)가 3 내지 16의 값을 가질 때 출력 오프셋은 h_sync_offset = diff * 74.25㎒ + const_delay에 의해 계산된다.

클럭 및 동기 신호 생성기(150)는 오프셋 레지스터(152)에 저장된 출력 오프셋을 참조하여 수평 스케일러 출력 활성 신호(H_active_scaler)를 발생한다.

이와 같은 출력 오프셋 설정에 의하면, 스케일러 코어(131)에 의해 스케일링된 영상 데이터가 출력 메모리(132)에 저장되고 나서 최소 필요 시간이 경과한 후 출력 메모리(132)로부터 영상 데이터가 독출된다.

예컨대, 도 3에 도시된 예에서, 입력 수평 픽셀의 수가 1920, 스케일링 계수가 3, 그리고 출력 메모리(132)의 선택된 크기가 256 픽셀 크기이면, 출력 오프셋은 h_sync_offset = 4.713805 * 74.25㎒ + const_delay이다.

본 발명의 바람직한 실시예에 따른 비디오 스케일러(130)는 입력 수평 픽셀 들에 대한 스케일링 동작과 출력을 수평 동기 신호(H-sync_scaler)의 1 사이클 내에 모두 수행할 수 있으므로, 출력 메모리(132)가 출력 수평 픽셀의 수에 대응하는 크기를 갖는 것과 동일한 성능을 갖게 된다.

도 7은 본 발명의 바람직한 실시예에 따른 출력 메모리 크기 선택 및 출력 오프셋 설정 수순을 보여주는 플로우차트이다. 단계 S700에서, 스케일링 계수(SF)의 초기값을 설정한다. 본 발명의 바람직한 실시예에서 스케일링 계수(SF)의 초기값은 0이다. 단계 S710에서, 스케일링 계수(SF)를 새로운 값으로 설정한다. 본 발명의 실시예에서는 도 3과 같이, 스케일링 계수(SF)를 1부터 16까지 순차적으로 증가시키면서 메모리의 저장 시간(WT)을 구하므로, 스케일링 계수(SF)는 SF+1로 변경된다.

단계 S720에서, 현재 스케일링 계수(SF)에 대한 서로 다른 크기를 갖는 메모리들의 저장 시간들(WTi)이 계산된다. 도 3에 도시된 예에 의하면, 128 픽셀 크기, 256 픽셀 크기 그리고 512 픽셀 크기를 갖는 3 개의 메모리들이 준비된다. 입력 수평 픽셀의 수가 1920이고, 스케일링 클럭 주파수가 144㎒ 그리고 출력 클럭 주파수가 75.25㎒이면 스케일링 시간(ST), 독출 시간(RT) 그리고 스케일링 시간(ST)과 독출 시간(RT)의 차가 구해진다. 현재 스케일링 계수(SF)에 대한 128 픽셀 크기 메모리의 기입 시간(WT1), 256 픽셀 크기 메모리의 기입 시간(WT2), 그리고 512 픽셀 크기 메모리의 기입 시간(WT3)이 계산되면 단계 S730으로 진행한다.

단계 S730에서 스케일링 계수(SF)가 최대값(N)에 도달하였는 지를 판별한다. 스케일링 계수(SF)가 최대값(N)보다 작으면 단계 S710으로 되돌아가고, 최대값(N) 에 도달하였으면 단계 S740으로 진행한다.

단계 S740에서 128 픽셀 크기, 256 픽셀 크기 그리고 512 픽셀 크기를 갖는 메모리 들 중 하나가 출력 메모리(132)로써 선택된다. 구체적으로, 모든 스케일링 계수들에 대응하는 저장 시간들 각각이 대응하는 스케일링 시간(ST)과 대응하는 독출 시간(RT)의 차보다 크되, 최소 저장 시간을 갖는 메모리가 출력 메모리(132)로써 선택된다.

단계 S750에서, 스케일링 계수(SF), 스케일링 시간(ST), 독출 시간(RT), 스케일링 클럭 주파수 및 출력 클럭 주파수에 근거해서 출력 오프셋을 설정한다. 출력 오프셋 설정 단계는 앞서 설명한 알고리즘에 의해 수행된다.

예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이와 같은 본 발명에 의하면, 출력 메모리는 비디오 스케일러 코어의 정상적인 동작을 보장할 수 있는 최소 크기로 설정된다. 그러므로 비디오 스케일러의 회로 면적은 최소화된다. 더욱이, 본 발명의 신호 처리 장치는 스케일러 코어에 의해 스케일링된 영상 데이터가 출력 메모리에 저장되고 나서 최소 필요 시간이 경과한 후 출력 메모리로부터 영상 데이터가 독출되도록 제어함으로써 출력 메모리가 출력 수평 픽셀의 수에 대응하는 크기를 갖는 것과 동일한 성능을 갖게 된다.

Claims

출력 영상 크기에 맞도록 입력 영상 신호에 대한 스케일링 업/다운을 수행하는 스케일러 코어; 그리고

상기 스케일러 코어로부터 출력되는 영상 신호를 저장하는 출력 메모리를 포함하되;

상기 출력 메모리의 크기는,

상기 출력 메모리에 데이터를 완전히 채우는데 소요되는 기입 시간(WT)이 상기 스케일러 코어에서 입력 수평 픽셀들에 대한 영상 신호들을 스케일링하는데 소요되는 스케일링 시간(ST)과 상기 출력 메모리로부터 출력 수평 픽셀들에 대한 영상 신호들을 독출하는데 소요되는 독출 시간(RT)의 차보다 큰 최소값을 갖도록 선택되는 비디오 스케일러.
제 1 항에 있어서,

상기 입력 수평 픽셀들은 입력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들인 비디오 스케일러.
제 2 항에 있어서,

상기 출력 수평 픽셀들은 출력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들인 비디오 스케일러.
제 3 항에 있어서,

상기 스케일링 시간(ST)은,

(상기 입력 수평 픽셀들의 수)/(스케일링 클럭 주파수)인 비디오 스케일러.
제 4 항에 있어서,

상기 독출 시간(RT)은,

(상기 출력 수평 픽셀들의 수)/(출력 클럭 주파수)인 비디오 스케일러.
제 5 항에 있어서,

상기 스케일링 클럭 주파수는 상기 출력 클럭 주파수보다 높은 비디오 스케일러.
제 6 항에 있어서,

상기 메모리의 크기는,

(최대 저장 픽셀의 수)*(각 픽셀에 대한 영상 데이터의 크기)인 비디오 스케일러.
제 7 항에 있어서,

상기 스케일러 코어는,

수평 동기 신호에 응답해서 상기 스케일링 업/다운을 수행하고, 출력 동기 신호에 응답해서 스케일링 업/다운 수행된 영상 신호를 상기 출력 메모리로 출력하는 비디오 스케일러.
제 8 항에 있어서,

스케일링 계수(SF)는 (상기 입력 수평 픽셀의 수)/(상기 출력 수평 픽셀의 수)이고,

상기 스케일러 코어는 상기 스케일링 계수에 따라서 입력 영상 신호에 대한 스케일링 업/다운을 수행하는 비디오 스케일러.
제 9 항에 있어서,

서로 다른 크기를 갖는 복수의 메모리들 각각에 대하여, 다양한 스케일링 계수들에 대한 상기 기입 시간 및 상기 독출 시간을 계산하고, 상기 복수의 메모리들 중 상기 기입 시간이 상기 스케일링 시간과 상기 독출 시간의 차보다 큰 최소값을 갖는 메모리의 크기가 상기 출력 메모리의 크기로써 설정되는 비디오 스케일러.
시스템 버스; 및

상기 시스템 버스에 연결되고, 출력 영상 크기에 맞도록 입력 영상 신호에 대한 스케일링 업/다운을 수행하는 비디오 스케일러를 포함하되;

상기 비디오 스케일러는,

상기 스케일링 업/다운을 수행하고, 스케일링된 영상 신호를 출력하는 스케일러 코어; 그리고

상기 스케일러 코어로부터 출력되는 영상 신호를 저장하는 출력 메모리를 포함하며;

상기 출력 메모리의 크기는,

상기 출력 메모리에 데이터를 완전히 채우는데 소요되는 기입 시간(WT)이 상기 스케일러 코어에서 입력 수평 픽셀들에 대한 영상 신호들을 스케일링하는데 소요되는 스케일링 시간(ST)과 상기 출력 메모리로부터 출력 수평 픽셀들에 대한 영상 신호들을 독출하는데 소요되는 독출 시간(RT)의 차보다 큰 최소값을 갖도록 선택되는 영상 처리 장치.
제 11 항에 있어서,

상기 입력 수평 픽셀들은 입력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들이고, 상기 출력 수평 픽셀들은 출력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들인 영상 처리 장치.
제 12 항에 있어서,

상기 스케일링 시간(ST)은,

(상기 입력 수평 픽셀들의 수)/(스케일링 클럭 주파수)인 영상 처리 장치.
제 13 항에 있어서,

상기 독출 시간(RT)은,

(상기 출력 수평 픽셀들의 수)/(출력 클럭 주파수)인 영상 처리 장치.
제 14 항에 있어서,

상기 스케일링 클럭 주파수는 상기 출력 클럭 주파수보다 높은 영상 처리 장치.
제 14 항에 있어서,

상기 메모리의 크기는,

(최대 저장 픽셀의 수)*(각 픽셀에 대한 영상 데이터의 크기)인 영상 처리 장치.
제 16 항에 있어서,

스케일링 계수(SF)는 (상기 입력 수평 픽셀의 수)/(상기 출력 수평 픽셀의 수)이고,

상기 스케일러 코어는 상기 스케일링 계수에 따라서 입력 영상 신호에 대한 스케일링 업/다운을 수행하는 영상 처리 장치.
제 17 항에 있어서,

상기 출력 메모리의 크기는,

다양한 스케일링 계수에 대한 스케일링 시간들 그리고 서로 다른 크기를 갖는 메모리들의 상기 다양한 스케일링 계수에 대한 독출 시간들 그리고 기입 시간들을 구하고, 각각의 스케일링 계수에 대응하는 (기입 시간)-((스케일링 시간)-(독출 시간))이 0보다 큰 최소값을 갖는 메모리의 크기로써 선택되는 비디오 스케일러.
제 18 항에 있어서,

상기 스케일러 코어는,

수평 동기 신호에 응답해서 상기 스케일링 업/다운을 수행하고, 출력 동기 신호에 응답해서 스케일링 업/다운 수행된 영상 신호를 상기 출력 메모리로 출력하는 영상 처리 장치.
제 19 항에 있어서,

상기 수평 동기 신호 및 상기 출력 동기 신호를 생성하는 동기 및 클럭 신호 생성기를 더 포함하는 영상 처리 장치.
제 20 항에 있어서,

상기 출력 동기 신호는 상기 수평 동기 신호가 활성화된 후 출력 오프셋이 경과하고 나서 활성화되는 영상 처리 장치.
제 23 항에 있어서,

상기 동기 및 클럭 신호 생성기는,

상기 출력 오프셋을 저장하기 위한 레지스터를 포함하는 영상 처리 장치.
제 22 항에 있어서,

상기 동기 및 클럭 신호 생성기는,

상기 스케일링 계수, 상기 스케일링 시간, 상기 독출 시간, 상기 스케일링 클럭 주파수 및 상기 출력 클럭 주파수에 근거해서 상기 출력 오프셋을 설정하고, 계산된 출력 오프셋을 상기 레지스터에 저장하는 계산 유닛을 더 포함하는 영상 처리 장치.
제 23 항에 있어서,

상기 계산 유닛은,

상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 길 때 ((상기 스케일링 시간)-(상기 독출 시간))*(상기 출력 클럭 주파수)를 상기 출력 오프셋으로써 설정하는 영상 처리 장치.
제 24 항에 있어서,

상기 계산 유닛은,

상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간 보다 짧거나 같을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정하는 영상 처리 장치.
제 25 항에 있어서,

상기 계산 유닛은,

상기 스케일링 계수(SF)가 1보다 작을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정하는 영상 처리 장치.
스케일러 코어로부터 출력되는 스케일링된 영상 데이터를 저장하기 위한 출력 메모리의 크기를 선택하는 방법에 있어서:

크기가 서로 다른 복수의 메모리들 각각에 스케일링된 영상 데이터를 완전히 채우는데 소요되는 저장 시간들(Tm)을 계산하는 단계; 그리고

상기 스케일러 코어가 상기 복수의 메모리들 중 입력 수평 픽셀들에 대한 영상 데이터를 스케일링하는데 소요되는 스케일링 시간(ST)과 출력 수평 픽셀들에 대한 영상 데이터를 상기 출력 메모리로부터 독출하는데 소요되는 독출 시간(RT)의 차(RT-ST)보다 큰 저장 시간들 중 최소 저장 시간을 갖는 메모리를 스케일러 출력 메모리로써 선택하는 단계를 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 27 항에 있어서,

상기 입력 수평 픽셀들은 입력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들인 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 28 항에 있어서,

상기 출력 수평 픽셀들은 출력 영상의 크기에 따른 수평 방향으로 한 라인에 속하는 픽셀들인 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 29 항에 있어서,

스케일링 계수(SF)는 (입력 수평 픽셀의 수)/(출력 수평 픽셀의 수)이고,

상기 저장 시간 계산 단계는, 다양한 출력 수평 픽셀의 수에 따른 복수의 스케일링 계수들(SFi)에 대하여 상기 복수의 메모리들 각각에 대한 저장 시간들(Tmi)을 계산하는 단계를 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 30 항에 있어서,

상기 스케일링 시간(ST)은,

(상기 입력 수평 픽셀들의 수)/(스케일링 클럭 주파수)인 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 31 항에 있어서,

상기 독출 시간(RT)은,

(상기 출력 수평 픽셀들의 수)/(출력 클럭 주파수)인 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 32 항에 있어서,

상기 스케일링 클럭 주파수는 상기 출력 클럭 주파수보다 높은 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 33 항에 있어서,

상기 복수의 메모리들 각각의 크기는,

(최대 저장 픽셀의 수)*(각 픽셀에 대한 영상 데이터의 크기)인 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 34 항에 있어서,

복수의 스케일링 계수들(SFi)에 대하여 상기 복수의 메모리들 각각에 대한 저장 시간들(Tmi)은 (최대 저장 픽셀 수)/(스케일링 클럭 주파수)*(스케일링 계수)인 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 35 항에 있어서,

상기 스케일러 코어는 수평 동기 신호에 응답해서 스케일링을 수행하고, 상기 출력 메모리에 저장된 영상 데이터는 출력 동기 신호에 응답해서 독출되는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 36 항에 있어서,

상기 출력 동기 신호는 상기 수평 동기 신호가 활성화된 후 출력 오프셋이 경과하고 나서 활성화되는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 37 항에 있어서,

상기 출력 메모리 선택 단계가 수행된 후 상기 출력 오프셋을 설정하는 단계를 더 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 38 항에 있어서,

상기 출력 오프셋 설정 단계는,

상기 스케일링 계수, 상기 스케일링 시간, 상기 독출 시간, 상기 스케일링 클럭 주파수 및 상기 출력 클럭 주파수에 근거해서 상기 출력 오프셋을 설정하는 단계를 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 39 항에 있어서,

상기 출력 오프셋 설정 단계는,

상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 길 때 ((상기 스케일링 시간)-(상기 독출 시간))*(상기 출력 클럭 주파수)를 상기 출력 오프셋으로써 설정하는 단계를 더 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 40 항에 있어서,

상기 출력 오프셋 설정 단계는,

상기 스케일링 계수(SF)가 1보다 크고 상기 스케일링 시간이 상기 독출 시간보다 짧거나 같을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정하는 단계를 더 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.
제 41 항에 있어서,

상기 출력 오프셋 설정 단계는,

상기 스케일링 계수(SF)가 1보다 작을 때 상기 출력 메모리에 대한 독출 어드레스 및 기입 어드레스가 겹쳐지지 않는 최소값을 상기 출력 오프셋으로써 설정하는 단계를 더 포함하는 것을 특징으로 하는 스케일러 출력 메모리 크기 선택 방법.