CN111770382B - 使用单一视频处理路径处理多视频的视频处理电路及方法 - Google Patents

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Abstract

本发明涉及使用单一视频处理路径处理多视频的视频处理电路及方法。一种视频处理方法，用于一视频处理电路，包含接收对应一第一像素率的一第一视频源和对应一第二像素率的一第二视频源，其中一视频处理路径的一处理数据率大于或等于该第一像素率和该第二像素率的总和；以及使用该处理数据率，依序对对应相同显示时间的该第一视频源的一第一影像和该第二视频源的一第二影像，进行一图像处理，以产生一第一处理影像和一第二处理影像。

Description

使用单一视频处理路径处理多视频的视频处理电路及方法
技术领域
本发明是涉及一种视频处理电路及相关方法，尤其涉及一种使用单一视频处理路径来处理多个视频的视频处理电路及相关方法。
背景技术
对于可同时显示多个不同视频(videos)的显示器来说，通常需设置多个视频处理电路来平行地进行多个图像处理，例如图像质量(picture quality)、放大缩小(scaling)、色域转换(Gamut conversion)、去交织(de-interlace)等。例如，提供子母画面显示功能的显示器需设置多个视频处理电路来进行对应的图像处理，让显示器可呈现相同图像质量的子母画面。
然而，为了节省视频处理电路面积来降低成本，如何使用单一视频处理电路来进行多个视频处理，已成为业界的新兴目标。
发明内容
因此，本发明的主要目的即在于提供一种使用单一视频处理路径来处理多个视频的视频处理电路及相关方法。
本发明揭露一种视频处理方法，用于一视频处理电路，包含接收对应一第一像素率的一第一视频源和对应一第二像素率的一第二视频源，其中一视频处理路径的一处理数据率大于或等于该第一像素率和该第二像素率的总和；以及使用该处理数据率，依序对对应相同显示时间的该第一视频源的一第一影像和该第二视频源的一第二影像，进行一图像处理，以产生一第一处理影像和一第二处理影像。
本发明另揭露一种视频处理电路，包含一第一记忆存取单元，用来读取对应一第一像素率的一第一视频源和对应一第二像素率的一第二视频源，其中该视频处理电路的一视频处理路径的一处理数据率大于或等于该第一像素率和该第二像素率的总和；以及一图像处理单元，耦接于该第一记忆存取单元，使用该处理数据率依序对对应相同显示时间的该第一视频源的一第一影像和该第二视频源的一第二影像，进行一图像处理，以产生一第一处理影像和一第二处理影像。
附图说明
图1为本发明实施例一电子装置的功能方框图。
图2为本发明实施例一视频处理电路以及一记忆单元的功能方框图。
图3为本发明实施例一原始时序的示意图。
图4为本发明实施例一分享时序的示意图。
图5为本发明实施例一迭加时序的示意图。
图6为本发明实施例一视频处理流程的流程图。
具体实施方式
图1为本发明实施例一电子装置1的功能方框图。电子装置1可以是一电视机顶盒组(television and set-top box set)或一计算机装置，并包含一主机10、一视频处理电路12以及一显示面板14。主机10用来传送多个视频源V1、V2到视频处理电路12，例如适用于高画质多媒体接口(High Definition Multimedia Interface，简称HDMI)的视频源。视频处理电路12耦接于主机10和显示面板14，用来对多个视频源V1、V2进行视频处理，以产生一迭加视频OV12到显示面板14。显示面板14用来同时显示迭加视频OV12，例如子母画面或包含多个分割画面的画面等。
图2为本发明实施例一视频处理电路12以及一内存单元100的功能方框图。电子装置1还包含内存单元100，并耦接于视频处理电路12。视频处理电路12包含一第一直接内存存取单元(direct memory access，DMA)120、一第一时序产生单元121、一先进先出(first-in-first-out，FIFO)单元122、一图像处理单元123、一影像设定单元124、一第二直接内存存取单元125、一第二时序产生单元126以及一图像迭加单元127。在另一实施例中，内存单元100是整合于视频处理电路12。此外，第一直接内存存取单元120、第二直接内存存取单元125可依需求替换为其他种类的内存存取单元，例如：内存管理单元(memory managementunit，MMU)、输入输出内存管理单元(input–output memory management unit、IOMMU)，本发明不限于此。
内存单元100可以是但不限于一双倍数据率同步动态随机存取内存(英语：DoubleData Rate Synchronous Dynamic Random Access Memory，简称DDR SDRAM)，用来储存通过视频处理电路12所接收的多个视频源V1、V2。第一时序产生单元121耦接于第一直接内存存取单元120、先进先出单元122和图像处理单元123，用来产生一第一同步信号VS1到第一直接内存存取单元120和先进先出单元122，以及产生一第二同步信号VS2到图像处理单元123。第一直接内存存取单元120耦接于记忆单元100、第一时序产生单元121和先进先出单元122，用来根据第一同步信号VS1，从记忆单元100读取多个视频源V1、V2到先进先出单元122。
图3为本发明实施例一原始时序(original timing)的示意图。视频源V1至少包含多个影像A1、A2、A3，而视频源V2至少包含多个影像B1、B2、B3。例如，第一直接内存存取单元120可根据第一次收到的第一同步信号VS1，读取影像A1和B1；再根据第二次收到的第一同步信号VS1，读取影像A2和B2，以此类推。
先进先出单元122耦接于图像处理单元123，用来根据第一同步信号VS1，将第一直接内存存取单元120读取到的影像A1、B1、A2、B2、A3、B3依序输出到图像处理单元123。在本发明另一实施例中，先进先出单元122是整合于第一直接内存存取单元120。
图像处理单元123耦接于第一时序产生单元121、先进先出单元122、影像设定单元124和第二直接内存存取单元125，用来根据第二同步信号VS2、一第一设定(configuration)CFG1和一第二设定CFG2，依序处理影像A1、B1、A2、B2、A3、B3，以产生输出视频OV1、OV2。影像设定单元124用来产生第一设定CFG1和第二设定CFG2到图像处理单元123。图4为本发明实施例一分享时序(time sharing)的示意图。例如，图像处理单元123可在第一次收到第二同步信号VS2时，根据第一设定CFG1来处理影像A1；在第二次收到第二同步信号VS2时，根据第二设定CFG2来处理影像B1；在第三次收到第二同步信号VS2时，根据第一设定CFG1来处理影像A2；在第四次收到第二同步信号VS2时，根据第二设定CFG2来处理影像B2，以此类推。在一实施例中，图像处理单元123可用来进行图像质量、放大缩小、色域转换和去交织等图像处理，但不限于此。
第二直接内存存取单元125耦接于内存单元100、图像处理单元123、第二时序产生单元126、第二时序产生单元126和图像迭加单元127，用来将图像处理单元123的处理结果(即输出视频OV1、OV2)储存到内存单元100，以及根据第一同步信号VS1，从内存单元100读取输出视频OV1、OV2到图像迭加单元127。
图像迭加(picture-in-picture，简称PIP)单元127耦接于第二直接内存存取单元125和第二时序产生单元126，用来根据第一同步信号VS1和一权重WET，迭加输出视频OV1、OV2，以产生一迭加视频OV12到显示面板14。在一实施例中，权重WET可表示输出视频OV1、OV2在显示面板14上呈现的前后(上下)图层、分布比例、分布位置和像素混和比例中的至少一者，但不限于此。
在一实施例中，迭加视频OV12可表示为但不限于：OV1_P(i)*WET(i)+OV2_P(i)*(1-WET(i))，其中OV1_P(i)例如是影像A1的第i个像素，OV2_P(i)例如是影像B1第i个像素，WET(i)是对应影像A1、B1的第i个像素的权重。
图5为本发明实施例一迭加时序(PIP timing)的示意图。假设权重WET表示输出视频OV1、OV2在显示面板14上呈现的前后图层，其中输出视频OV1在后(下)层，而输出视频OV2在前(上)层。如图5所示，图像迭加单元127可根据第一同步信号VS1，依序输出迭加影像(A1+B1)、(A2+B2)、(A3+B3)，让显示面板14可显示子母画面。
在图3，在原始时序中，举例来说，对于一处理路径能力为4K60Hz而言，可处理的视频源V1的影像A1、A2、A3的像素率(pixel rate)为594Mhz(4400*2250*60Hz＝594Mhz)，帧分辨率为3840*2160平方像素，帧率(frame rate)为60Hz。若图像处理单元123需支持处理路径能力为4K60Hz，则其数据率约为600MHz。另一方面，对于一处理路径能力为2K60Hz而言，可处理的视频源V2的影像B1、B2、B3的像素率为148.5Mhz，帧分辨率为1920*1080平方像素，帧率为60Hz。若图像处理单元123需支持处理路径能力为2K60Hz，则其数据率约为150MHz。
在图4，在分享时序中，若图像处理单元123需同时支持处理路径能力4K60Hz和2K60Hz，则其处理数据率(processing data rate)约为600MHz+150Hz＝750Hz。换言之，在同时处理帧率相同为60Hz的视频源V1、V2时，可将图像处理单元123的处理数据率设定为视频源V1、V2的像素率的总和。因此，图像处理单元123可使用较高的处理数据率(或像素率)来依序处理对应相同显示时间的影像。例如使用像素率750MHz搭配帧率60Hz来依序处理影像A1、B1、A2、B2、A3、B3。
简言之，本发明在配合分享时序的前提下，提高图像处理单元的处理数据率，以使用单一视频处理路径来处理多个视频，进而节省电路面积和成本。
进一步地，图像处理单元123的处理数据率和影像的合成限制(synthesisconstraint)条件有关。根据图3、4的实施例可知，分享时序的处理数据率约750MHz是原始时序的处理数据率约600MHz的1.25倍。换言之，分享时序的合成限制条件是提高处理路径能力4K60Hz的频率到1.25倍。
在一实施例中，减小分享时序下视频源V1、V2的边沿(porch)比例，例如，通过减少水平前边沿(horizontal front porch)、水平后边沿(horizontal back porch)的长度以及减少垂直前边沿(vertical front porch)、垂直后边沿(vertical back porch)的条数，可让合成限制的频率不用提高到1.25倍。例如，若在图4的实施例中，将水平及垂直的边沿比例从16％减小为6％，则合成限制只要提高约1.11倍，如此可降低图像处理单元123的功耗以省电。
详细来说，在图3的原始时序中，假设影像A1的水平及垂直显示分辨率为3840*2160平方像素，而影像A1的帧分辨率(包含显示影像和非显示边沿)为4400*2250平方像素，则影像A1的边沿比例为：
1-(3840*2160)/(4400*2250)＝16％，且每个频率周期处理单一像素的合成频率为4400*2250*60Hz＝594Mhz。
假设影像B1的水平及垂直显示分辨率为1920*1080平方像素，而影像B1的帧分辨率为2200*1125平方像素，则影像B1的边沿比例为：
1-(1920*1080/(2200*1125)＝16％，且每个频率周期处理单一像素的合成频率为2200*1125*60Hz＝148.5Mhz。
在图4的分享时序中，影像A1加B1的边沿比例为：
1-(3840*2160+1920*1080)/(4400*2250+2200*1125)＝16％，且以每个频率周期处理单一像素的合成频率为(4400*2250+2200*1125)*60Hz＝742.5Mhz。
在一实施例中，假设影像A1的水平及垂直帧分辨率减小为4000*2200平方像素，影像B1的水平及垂直帧分辨率减小为2000*1100平方像素，则分享时序下影像A1加B1的边沿比例减小为：
1-(3840*2160+1920*1080)/(4000*2200+2000*1100)＝6％，且每个频率周期处理单一像素的合成频率为(4000*2200+2000*1100)*60Hz＝660MHz。
因此，若边沿比例为16％，则分享时序的处理数据率742.5MHz是原始时序的处理数据率594MHz的1.25倍(即742.5MHz/594MHz＝1.25)。若边沿比例减小为6％，则分享时序的处理数据率660MHz是原始时序的处理数据率594MHz的1.11倍(即660MHz/594MHz＝1.11)。
关于视频处理电路12的操作方式可归纳为一视频处理流程6，如图6所示，视频处理流程6包含以下步骤。
步骤601：接收对应第一像素率的第一视频源和对应第二像素率的第二视频源，其中视频处理路径的处理数据率大于或等于第一像素率和第二像素率的总和。
步骤602：使用该处理数据率，依序对对应相同显示时间的第一视频源的影像和第二视频源的影像，进行图像处理。
步骤603：依序储存对应相同显示时间的第一视频源的处理影像和第二视频源的处理影像。
步骤604：读取对应相同显示时间的第一视频源的处理影像和第二视频源的处理影像。
步骤605：根据权重，迭加对应相同显示时间的第一视频源的处理影像和第二视频源的处理影像，以产生迭加视频。
在步骤601，第一直接内存存取单元120和先进先出单元122从内存单元100接收对应第一像素率(600MHz)的第一视频源V1和对应第二像素率(150MHz)的第二视频源V2，其中视频处理路径的处理数据率(750MHz)大于或等于第一像素率和第二像素率的总和。在步骤602，图像处理单元123使用该处理数据率，依序处理对应相同显示时间的第一视频源V1的影像A1和第二视频源V2的影像B1。在一实施例中，图像处理单元123可减小影像A1和B1的水平及垂直边沿，以进行图像处理，如此可减小边沿比例，用以减小合成限制频率。
在步骤603，第二直接内存存取单元125依序储存对应相同显示时间的第一视频源V1的影像A1和第二视频源V2的影像B1到内存单元100。在步骤604，第二直接内存存取单元125同时从内存单元100读取对应相同显示时间的第一视频源V1的影像A1和第二视频源V2的影像B1。在步骤605，图像迭加单元127根据权重WET，迭加对应相同显示时间的第一视频源V1的影像A1和第二视频源V2的影像B1，以产生迭加视频OV12。
综上所述，本发明在配合分享时序的前提下，提高图像处理单元的处理数据率，以使用单一视频处理路径来处理多个视频，进而节省电路面积和成本。在一实施例中，减小分享时序下视频影像的边沿比例，可降低合成限制的频率比例(即，分享时序的处理数据率和原始时序的处理数据率的比例)，如此可降低图像处理单元的功耗以省电。
以上所述仅为本发明的优选实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
【符号说明】
1 电子装置
10 主机
12 视频处理电路
14 显示面板
V1、V2 视频源
OV1、OV2 输出视频
OV12 迭加视频
100 内存单元
120 第一直接内存存取单元
121 第一时序产生单元
122 先进先出单元
123 图像处理单元
124 影像设定单元
125 第二直接内存存取单元
126 第二时序产生单元
127 图像迭加单元
VS1 第一同步信号
VS2 第二同步信号
A1、A2、A3、B1、B2、B3 影像
CFG1 第一设定
CFG2 第二设定
WET 权重
6 视频处理流程
601、602、603、604、605 步骤

Claims (10)

1.一种视频处理方法，用于一视频处理电路，包含：
接收对应一第一像素率的一第一视频源和对应一第二像素率的一第二视频源，其中一视频处理路径的一处理数据率大于或等于该第一像素率和该第二像素率的总和；以及
使用该处理数据率，依序对对应相同显示时间的该第一视频源的一第一影像和该第二视频源的一第二影像，进行一图像处理，以产生一第一处理影像和一第二处理影像，
所述图像处理包括通过减小水平前边沿的长度、水平后边沿的长度、垂直前边沿的条数以及垂直后边沿的条数中至少一者，以减小所述第一影像和所述第二影像中至少一者的水平或垂直边沿，以减小所述第一影像和所述第二影像中至少一者的非显示的边沿比例。
2.根据权利要求1所述的视频处理方法，还包含：
依序储存该第一处理影像和该第二处理影像；
以及
根据一权重，迭加对应相同显示时间的该第一处理影像和该第二处理影像，以产生一迭加视频。
3.根据权利要求1所述的视频处理方法，还包含：
减小对应相同显示时间的该第一影像的帧分辨率和该第二影像的帧分辨率，以进行该图像处理。
4.根据权利要求1所述的视频处理方法，其中该图像处理包含一图像质量、一放大缩小、一色域转换以及一去交织中的至少一者。
5.根据权利要求1所述的视频处理方法，其还包含：
在第一次收到一同步信号时，根据一第一设定，对该第一影像进行该图像处理，以产生该第一处理影像；以及
在第二次收到该同步信号时，根据一第二设定，对该第二影像进行该图像处理，以产生该第二处理影像。
6.一种视频处理电路，包含：
一第一内存存取单元，用来读取对应一第一像素率的一第一视频源和对应一第二像素率的一第二视频源，其中该视频处理电路的一视频处理路径的一处理数据率大于或等于该第一像素率和该第二像素率的总和；以及
一图像处理单元，耦接该第一内存存取单元，使用该处理数据率依序对对应相同显示时间的该第一视频源的一第一影像和该第二视频源的一第二影像，进行一图像处理，以产生一第一处理影像和一第二处理影像，
所述图像处理包括通过减小水平前边沿的长度、水平后边沿的长度、垂直前边沿的条数以及垂直后边沿的条数中至少一者，以减小所述第一影像和所述第二影像中至少一者的水平或垂直边沿，以减小所述第一影像和所述第二影像中至少一者的非显示的边沿比例。
7.根据权利要求6所述的视频处理电路，还包含：
一第二内存存取单元，耦接于该图像处理单元，用来依序储存对应相同显示时间的该第一处理影像和该第二处理影像到一内存单元；以及
一图像迭加单元，耦接于该第二内存存取单元，用来根据一权重，迭加对应相同显示时间的该第一处理影像和该第二处理影像，以产生一迭加视频。
8.根据权利要求6所述的视频处理电路，还包含：
减小对应相同显示时间的该第一影像的帧分辨率和该第二影像的帧分辨率，以进行该图像处理。
9.根据权利要求6所述的视频处理电路，其中，该图像处理包含一图像质量、一放大缩小、一色域转换以及一去交织中的至少一者。
10.根据权利要求6所述的视频处理电路，还包含：
一第一时序产生单元，耦接于该第一内存存取单元和该图像处理单元，用来产生一同步信号到该第一内存存取单元和该图像处理单元；
其中该图像处理单元在第一次收到同步信号时，根据一第一设定，对该第一影像进行该图像处理，以产生该第一处理影像；以及在第二次收到该同步信号时，根据一第二设定，对该第二影像进行该图像处理，以产生该第二处理影像。
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