KR20060112854A - Method for forming semiconductor device - Google Patents

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KR20060112854A KR1020050035531A KR20050035531A KR20060112854A KR 20060112854 A KR20060112854 A KR 20060112854A KR 1020050035531 A KR1020050035531 A KR 1020050035531A KR 20050035531 A KR20050035531 A KR 20050035531A KR 20060112854 A KR20060112854 A KR 20060112854A
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주식회사 하이닉스반도체
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Abstract

A method for forming a semiconductor device is provided to form a recess region from which a horn is removed by recessing a predetermined depth of an active region of a semiconductor substrate while using a recess gate mask pattern as an etch mask and by performing a PET(post etch treatment) on the recess region by an in-situ method. A recess gate mask pattern exposing a recess gate region is formed on a semiconductor substrate including an isolation layer and an active region. A predetermined depth of the active region of the semiconductor substrate is recessed by using the recess gate mask pattern as an etch mask, and a PET is performed on the recess region by an in-situ method. In recessing the active region, mixture gas of Cl2/HBr/O2 is used wherein the mixture volume ratio of Cl2:HBr is 1:2~3.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}Method of forming a semiconductor device {METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 평면 트랜지스터를 나타낸 단면 사진.1 is a cross-sectional photograph showing a planar transistor according to the prior art.

도 2는 종래 기술에 따른 반도체 소자의 리세스 게이트 영역을 도시한 단면사진.2 is a cross-sectional view showing a recess gate region of a semiconductor device according to the prior art.

도 3은 반도체 소자의 활성영역 및 소자분리막을 나타낸 평면도.3 is a plan view illustrating an active region and a device isolation layer of a semiconductor device;

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.4A to 4D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 5는 본 발명에 따른 반도체 소자의 리세스 영역을 나타낸 단면 및 혼 부분을 확대한 사진.5 is an enlarged photo of a cross section and a horn showing a recess region of a semiconductor device according to the present invention;

도 6은 리세스 영역 상부에 게이트를 형성한 단면 및 리세스 영역 주변의 전기장 분포를 나타낸 사진.6 is a photograph showing a cross section in which a gate is formed over a recess region and an electric field distribution around the recess region.

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 일반적인 게이트 구조에서는 리프레쉬(Refresh) 특성이 저하되고, 리세스 게이트 형성 시에는 리세스 영역에 혼이 발생하여 반도체 소자의 험프 특성이 열화되는 문제를 개선하기 위하여 리 세스 게이트 마스크 패턴을 식각 마스크로 반도체 기판의 활성영역을 소정 깊이 리세스 하고, 상기 리세스 영역에 PET 공정을 인-시투로 수행하는 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and improves a problem in which a refresh characteristic is deteriorated in a general gate structure, and hum is generated in the recess region when the recess gate is formed, thereby deteriorating the hump characteristic of the semiconductor device. The present invention relates to a method of forming a semiconductor device in which an active region of a semiconductor substrate is recessed a predetermined depth by using a recess gate mask pattern as an etching mask, and a PET process is performed in-situ on the recess region.

도 1은 종래 기술에 따른 평면 트랜지스터를 나타낸 단면 사진이다.1 is a cross-sectional view showing a planar transistor according to the prior art.

도 1을 참조하면, 활성영역(20)을 정의하는 소자분리막(15)이 구비된 반도체 기판 상부에 게이트를 형성한 트랜지스터 구조를 나타낸 것이다. 게이트의 채널 영역이 평면형으로 형성되어 평면 트랜지스터(Planar Transistor)라 하며 게이트 하부의 에지(Edge) 쪽으로 전기장이 많이 걸리게 되는 문제가 있다. 따라서, 스토리지 노트 정션(Storage Node Junction: 40)의 누설 전류가 증가하게 된다. 결국 반도체 소자의 리프레쉬 특성이 열화되는 문제가 있다. 이러한 현상은 디자인 룰(Design Rule)이 적어 정션에 고농도의 도핑(Doping)을 필요로 하는 100nm 이하급의 기술에서는 특히 심각하게 발생하므로, 반도체 소자의 형성 공정 수율 저하의 큰 원인이 된다.Referring to FIG. 1, a transistor structure in which a gate is formed on a semiconductor substrate having an isolation layer 15 defining an active region 20 is illustrated. Since the channel region of the gate is formed in a planar shape, it is called a planar transistor and there is a problem in that a large electric field is applied toward an edge of the lower gate. Therefore, leakage current of the storage node junction 40 increases. As a result, there is a problem that the refresh characteristics of the semiconductor device deteriorate. This phenomenon occurs particularly seriously in the technology of 100 nm or less, which requires a high concentration of doping at the junction due to the low design rule, which is a great cause of the yield reduction of the semiconductor device formation process.

도 2는 종래 기술에 따른 반도체 소자의 리세스 게이트 영역을 도시한 단면사진이다. 2 is a cross-sectional view illustrating a recess gate region of a semiconductor device according to the related art.

도 2를 참조하면, 반도체 기판에 소자분리막(15) 및 활성영역(20)을 형성한 후 활성영역(20)에 리세스 게이트 형성을 위한 리세스 영역을 형성한다. 이때, ?? 영역과 같이 반도체 기판의 활성영역(20) 및 소자분리막(15)의 경계면에 식각 비율의 차이로 인한 혼(Horn)이 발생하게 된다.Referring to FIG. 2, after forming the isolation layer 15 and the active region 20 in a semiconductor substrate, a recess region for forming a recess gate is formed in the active region 20. At this time, ?? Like the region, a horn is generated at the interface between the active region 20 and the device isolation layer 15 of the semiconductor substrate due to the difference in the etching rate.

상술한 바와 같이, 종래 기술에 따른 반도체 소자의 형성 방법에서, 리프레 쉬 특성이 열화되고, 혼에 의하여 트랜지스터의 문턱전압이 감소하여 험프 현상이 발생하는 문제점이 있다.As described above, in the method of forming a semiconductor device according to the prior art, there is a problem in that the refresh characteristic is deteriorated, and the threshold voltage of the transistor is reduced by the horn, thereby causing the hump phenomenon.

상기 문제점을 해결하기 위하여, 리세스 게이트 마스크 패턴을 식각 마스크로 반도체 기판의 활성영역을 소정 깊이 리세스 하고, 상기 리세스 영역에 PET 공정을 인-시투(In-Situ)로 수행함으로써, 혼(Horn)이 제거된 리세스 영역을 형성하고, 반도체 소자의 험프(HUMP) 현상을 개선하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problem, the recess region of the semiconductor substrate is recessed to a predetermined depth by using the recess gate mask pattern as an etch mask, and the PET process is performed in-situ on the recess region. It is an object of the present invention to provide a method for forming a semiconductor device in which a recess region from which a horn is removed is formed, and which improves a HUMP phenomenon of the semiconductor device.

이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,The method for forming a semiconductor device according to the present invention for achieving the above object,

소자분리막 및 활성영역이 구비된 반도체 기판 상에 리세스 게이트 마스크 패턴을 형성하는 단계 및Forming a recess gate mask pattern on the semiconductor substrate including the device isolation layer and the active region; and

상기 리세스 게이트 마스크 패턴을 식각 마스크로 반도체 기판의 활성영역을 소정 깊이 리세스 하고, 상기 리세스 영역에 PET 공정을 인-시투(In-Situ)로 수행하는 단계를 포함하는 것을 특징으로 한다.And recessing the active region of the semiconductor substrate to a predetermined depth using the recess gate mask pattern, and performing a PET process in-situ on the recess region.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3은 반도체 소자의 활성영역 및 소자분리막을 나타낸 평면도이다.3 is a plan view illustrating an active region and a device isolation layer of a semiconductor device.

도 3을 참조하면, 반도체 기판(100) 전면에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성한다. 다음에는, 활성영역(120)을 정의하는 소자분리용 마스크를 이용하여 소자분리 영역을 노출시키는 패드 산화막 및 패드 질화막 패턴을 형성 하고, 상기 패턴을 마스크로 반도체 기판(100)에 트렌치를 형성한다. 그 다음에는, 트렌치를 매립하는 산화막(미도시)을 형성하고, CMP 공정을 수행하여 적어도 패드 산화막이 노출될 때 까지 평탄화 식각 공정을 수행한다. 이때, 본 발명에 따른 반도체 소자의 형성 방법에 대한 일실시예로 패드 산화막을 소정 두께 남기고 후속 공정을 진행 할 수 있다.Referring to FIG. 3, a pad oxide film (not shown) and a pad nitride film (not shown) are formed over the semiconductor substrate 100. Next, a pad oxide film and a pad nitride film pattern exposing the device isolation region are formed using a device isolation mask defining the active region 120, and a trench is formed in the semiconductor substrate 100 using the pattern as a mask. Next, an oxide film (not shown) filling the trench is formed and a CMP process is performed to perform a planar etching process until at least the pad oxide film is exposed. At this time, as an embodiment of the method of forming the semiconductor device according to the present invention, the pad oxide film may be left with a predetermined thickness and the subsequent process may be performed.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.4A to 4D are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 4a는 상기 도 3의 AA' 방향을 따른 단면을 나타낸 것으로 활성영역(120) 상부에 패드 산화막(130)을 소정 두께 남기고 소자분리막(110)을 형성한 반도체 기판(100)을 도시한 것이다.4A is a cross-sectional view taken along the AA ′ direction of FIG. 3, and illustrates a semiconductor substrate 100 in which a device isolation layer 110 is formed while leaving a pad oxide layer 130 on the active region 120.

도 4b를 참조하면, 리세스 게이트 마스크 패턴 형성을 위하여 전체 표면 상부에 하드마스크 폴리실리콘층(140) 및 유기물 반사방지막(150)을 형성한다. 이때, 하드마스크 폴리실리콘층(140)의 두께는 후속의 리세스 깊이 보다 작게 형성하는 것이 바람직하다.Referring to FIG. 4B, a hard mask polysilicon layer 140 and an organic anti-reflection film 150 are formed on the entire surface of the recess gate mask pattern to form the recess gate mask pattern. At this time, the thickness of the hard mask polysilicon layer 140 is preferably smaller than the subsequent recess depth.

다음에는, 리세스 예정 영역의 유기물 반사방지막(150)을 식각한다. 이때, 유기물 반사방지막은 CF4/CHF3/O2 혼합가스를 이용하여 식각하는 것이 바람직하다.Next, the organic antireflection film 150 in the recess region is etched. At this time, the organic antireflection film is preferably etched using a CF 4 / CHF 3 / O 2 mixed gas.

도 4c를 참조하면, 유기물 반사방지막(150)을 식각 마스크로 하드마스크 폴리실리콘층(140)을 식각 하여 하드마스크 폴리실리콘 패턴(145)을 형성한다. 다음에는, 소정 두께의 패드 산화막(130)을 식각하고 리세스 게이트 마스크 패턴(155) 을 완성한다. 이때, 패드 산화막(130)은 반도체 기판(100) 표면으로부터 50 ~ 200Å의 두께가 잔류하도록 식각 공정을 조절하는 것이 바람직하다. 또한, 하드 마스크 폴리실리콘 패턴(145)의 측벽이 80 ~ 90도 정도(거의 수직이 되게) 식각되도록 한다.Referring to FIG. 4C, the hard mask polysilicon layer 140 is etched using the organic anti-reflection film 150 as an etch mask to form a hard mask polysilicon pattern 145. Next, the pad oxide film 130 having a predetermined thickness is etched to complete the recess gate mask pattern 155. In this case, it is preferable that the pad oxide layer 130 controls the etching process so that the thickness of 50 to 200 Å remains from the surface of the semiconductor substrate 100. In addition, the sidewalls of the hard mask polysilicon pattern 145 may be etched about 80 to 90 degrees (almost vertically).

도 4d를 참조하면, 리세스 게이트 마스크 패턴(155)을 식각마스크로 반도체 기판(100)의 활성영역(120)을 소정 깊이 리세스 하고, 리세스 영역(160)에 PET(Post Etch Treatment) 공정을 인-시투(In-Situ)로 수행한다. 이때, 리세스 하는 단계는 Cl2 : Hbr의 혼합 부피 비율이 1 : 2 ~ 3인 Cl2/HBr/O2 혼합 가스를 사용하는 것이 바람직하다. 또한, PET 공정은 5 ~ 40mT의 압력 하에서 800 ~ 1300W의 하이 소스 파워(High Source Power) 및 0 ~10W의 로우 바이어스 파워(Low Bias Power)를 사용하여 ICP(Inductively Coupled Plasma) 타입으로 수행하고 리세스 영역이 등방성 식각도록 함으로써, 리세스 영역에 발생할 수 있는 혼이 모두 제거 될 수 있도록 한다. PET 공정의 식각 가스는 CF4/O2/He, CF4/O2/Ar 및 이들의 혼합 가스 중 선택된 어느 하나로 사용하고, 실리콘 식각 속도는 20Å/min 이하로 조절함으로써 등방성 식각 특성을 최대로 구현 할 수 있도록 한다.Referring to FIG. 4D, the active region 120 of the semiconductor substrate 100 is recessed to a predetermined depth using the recess gate mask pattern 155 as an etch mask, and a post etch treatment (PET) process is performed on the recess region 160. Is performed in-situ. In this case, the step of recessing, it is preferable to use a Cl 2 / HBr / O 2 mixed gas having a mixing volume ratio of Cl 2 : Hbr of 1: 2 to 3. In addition, PET process is performed in ICP (Inductively Coupled Plasma) type using high source power of 800 ~ 1300W and low bias power of 0 ~ 10W under 5 ~ 40mT pressure. By making the recess region isotropically etched, all the horns that may occur in the recess region can be removed. Etching gas of PET process is used any one selected from CF 4 / O 2 / He, CF 4 / O 2 / Ar and a mixture of these, and silicon etching rate is controlled to 20Å / min or less to maximize the isotropic etching characteristics To be implemented.

상기와 같은, PET 공정을 수행하면 리세스 영역에 플라즈마에 의한 손상층이 발생할 수 있다. 플라즈마 손상층을 제거하기 위하여 PET 공정을 수행한 후 마이크로 웨이브(Microwave) 또는 ICP 타입으로 CDE(Chemical Dry Etching) 공정을 수행한다. CDE 공정은 NF3, O2 및 He의 혼합 가스를 사용하고, 실리콘 식각 속도는 150Å /min 이하로 조절함으로써, 리세스 영역을 등방성 식각하고 혼을 더 효과적으로 제거할 수 있도록 한다.When the PET process is performed as described above, a damage layer caused by plasma may be generated in the recess region. After the PET process is performed to remove the plasma damage layer, a CDE (Chemical Dry Etching) process is performed in a microwave or ICP type. The CDE process uses a mixed gas of NF 3, O 2, and He, and the silicon etch rate is controlled to 150 kW / min or less, thereby isotropically etching the recessed regions and removing the horn more effectively.

상술한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 리세스 영역 하부 모서리 부분이 라운딩 되어 발생하는 혼의 높이를 70Å이하로 낮출 수 있다.As described above, in the method of forming the semiconductor device according to the present invention, the height of the horn generated by rounding the lower edge portion of the recess region may be lowered to 70 kHz or less.

도 5는 본 발명에 따른 반도체 소자의 리세스 영역을 나타낸 단면 및 혼 부분을 확대한 사진이다.FIG. 5 is an enlarged view of a cross section and a horn showing a recess area of a semiconductor device according to the present invention. FIG.

도 6은 리세스 영역 상부에 게이트를 형성한 단면 및 리세스 영역 주변의 전기장 분포를 나타낸 사진이다.6 is a photograph showing a cross section in which a gate is formed over a recess region and an electric field distribution around the recess region.

게이트는 리세스 영역 보다 선폭이 더 두껍게 형성되는 것이 바람직하다. 여기에서 리세스 영역을 중심으로 전기장이 균일하게 분포되어 있음을 볼 수 있다. 따라서, 반도체 소자의 험프 특성을 개선할 수 있다.The gate is preferably formed to have a larger line width than the recess region. Here it can be seen that the electric field is uniformly distributed around the recess region. Therefore, the hump characteristic of a semiconductor element can be improved.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 리세스 게이트 마스크 패턴을 식각 마스크로 반도체 기판의 활성영역을 소정 깊이 리세스 하고, 상기 리세스 영역에 PET 공정을 인-시투(In-Situ)로 수행함으로써, 혼(Horn)이 제거된 리세스 영역을 형성하고, 반도체 소자의 험프(HUMP) 현상을 개선할 수 있다. 따라서, 반도체 소자의 형성 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, in the method of forming a semiconductor device according to the present invention, an active region of a semiconductor substrate is recessed a predetermined depth by using a recess gate mask pattern as an etch mask, and the PET process is in-situ in the recess region. By performing with -Situ, it is possible to form a recessed region in which the horn is removed, and to improve the HUMP phenomenon of the semiconductor device. Thus, the effect of improving the formation yield and the reliability of the semiconductor device is provided.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (10)

소자분리막 및 활성영역이 구비된 반도체 기판 상에 리세스 게이트 영역을 노출시키는 리세스 게이트 마스크 패턴을 형성하는 단계; 및Forming a recess gate mask pattern exposing a recess gate region on a semiconductor substrate including an isolation layer and an active region; And 상기 리세스 게이트 마스크 패턴을 식각 마스크로 반도체 기판의 활성영역을 소정 깊이 리세스 하고, 상기 리세스 영역에 PET(Post Etch Treatment) 공정을 인-시투(In-Situ)로 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And recessing the active region of the semiconductor substrate with the recess gate mask pattern by an etching depth to a predetermined depth, and performing a post etch treatment (PET) process in-situ on the recess region. A method of forming a semiconductor device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 활성영역을 리세스 하는 단계는 Cl2/HBr/O2 혼합 가스를 사용하여 식각하고, Cl2 : Hbr의 혼합 부피 비율이 1 : 2 ~ 3인 것을 특징으로 하는 반도체 소자의 형성 방법.The step of recessing the active region is etched using a Cl 2 / HBr / O 2 mixed gas, Cl 2 : Hbr is a method of forming a semiconductor device, characterized in that the mixing volume ratio of 1: 2 to 3. 제 1 항에 있어서,The method of claim 1, 상기 PET 공정은 5 ~ 40mT의 압력 하에서 800 ~ 1300W의 하이 소스 파워(High Source Power) 및 0 ~ 10W의 로우 바이어스 파워(Low Bias Power)를 사용하여 ICP(Inductively Coupled Plasma) 타입으로 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The PET process is performed using an Inductively Coupled Plasma (ICP) type using a high source power of 800 to 1300 W and a low bias power of 0 to 10 W under a pressure of 5 to 40 mT. A method of forming a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 PET 공정의 식각 가스는 CF4/O2/He, CF4/O2/Ar 및 이들의 혼합 가스 중 선택된 어느 하나로 사용하고, 실리콘 식각 속도는 20Å/min 이하인 것을 특징으로 하는 반도체 소자의 형성 방법.The etching gas of the PET process may be any one selected from CF 4 / O 2 / He, CF 4 / O 2 / Ar, and a mixture thereof, and the silicon etching rate is 20 Å / min or less. Way. 제 1 항에 있어서,The method of claim 1, 상기 PET 공정을 수행한 후 마이크로 웨이브(Microwave) 또는 ICP 타입으로 CDE(Chemical Dry Etching) 공정을 수행하여 상기 리세스 영역을 등방성 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And performing isotropic etching of the recess region by performing a CDE (Chemical Dry Etching) process using a microwave or an ICP type after the PET process. 제 5 항에 있어서,The method of claim 5, 상기 CDE 공정은 NF3, O2 및 He의 혼합 가스를 사용하고, 실리콘 식각 속도는 150Å/min 이하인 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 형성 방법.The CDE process uses a mixed gas of NF 3, O 2 and He, the silicon etching rate is 150 Å / min or less, characterized in that the formation of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 리세스 게이트 마스크 패턴을 형성하는 단계는,Forming the recess gate mask pattern, 반도체 기판 상에 활성영역을 정의하는 패드 산화막 및 패드 질화막 패턴을 형성하는 단계;Forming a pad oxide film and a pad nitride film pattern defining an active region on the semiconductor substrate; 상기 패드 산화막 및 패드 질화막 패턴을 식각 마스크로 소자분리용 트렌치를 형성하는 단계;Forming a device isolation trench using the pad oxide layer and the pad nitride layer pattern as an etch mask; 상기 트렌치를 매립하는 산화막을 형성하는 단계;Forming an oxide film filling the trench; CMP 공정을 수행하여 상기 패드 산화막이 노출 되도록 상기 산화막 상부를 평탄화 식각하는 단계;Performing a CMP process to planarize and etch an upper portion of the oxide layer to expose the pad oxide layer; 전체 표면 상부에 하드마스크 폴리실리콘층 및 유기물 반사방지막을 형성하는 단계;Forming a hardmask polysilicon layer and an organic antireflection film on the entire surface; 리세스 게이트 마스크 패턴 형성을 위하여 상부의 리세스 예정 영역의 유기물 반사방지막을 식각하는 단계; 및Etching the organic anti-reflection film in the upper recess predetermined area to form a recess gate mask pattern; And 상기 유기물 반사방지막을 식각 마스크로 하드마스크 폴리실리콘층 및 소정 두께의 패드 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching a hard mask polysilicon layer and a pad oxide film having a predetermined thickness using the organic antireflection film as an etching mask. 제 7 항에 있어서,The method of claim 7, wherein 상기 유기물 반사방지막은 CF4/CHF3/O2 혼합가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The organic material anti-reflection film is a method of forming a semiconductor device, characterized in that the etching by using a CF 4 / CHF 3 / O 2 mixed gas. 제 7 항에 있어서,The method of claim 7, wherein 상기 패드 산화막은 반도체 기판 표면으로부터 50 ~ 200Å의 두께가 잔류하도록 식각 공정을 조절하는 것을 특징으로 하는 반도체 소자의 형성 방법.The pad oxide film is a method of forming a semiconductor device, characterized in that for controlling the etching process so that the thickness of 50 ~ 200Å from the surface of the semiconductor substrate. 제 7 항에 있어서,The method of claim 7, wherein 상기 하드마스크 폴리실리콘층의 두께는 후속의 리세스 깊이보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the thickness of the hard mask polysilicon layer is smaller than a subsequent recess depth.
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