KR20060111936A - 반도체 패키지용 리드프레임 구조 - Google Patents

반도체 패키지용 리드프레임 구조 Download PDF

Info

Publication number
KR20060111936A
KR20060111936A KR1020050033914A KR20050033914A KR20060111936A KR 20060111936 A KR20060111936 A KR 20060111936A KR 1020050033914 A KR1020050033914 A KR 1020050033914A KR 20050033914 A KR20050033914 A KR 20050033914A KR 20060111936 A KR20060111936 A KR 20060111936A
Authority
KR
South Korea
Prior art keywords
bonding
semiconductor package
inner lead
silver
lead
Prior art date
Application number
KR1020050033914A
Other languages
English (en)
Other versions
KR100686461B1 (ko
Inventor
김완종
김광호
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020050033914A priority Critical patent/KR100686461B1/ko
Publication of KR20060111936A publication Critical patent/KR20060111936A/ko
Application granted granted Critical
Publication of KR100686461B1 publication Critical patent/KR100686461B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지의 리드프레임 구조에 관한 것으로서, 더욱 상세하게는 리드프레임의 리드 팁 부분의 은도금층 구조를 개선하여, 리드와 몰딩수지간의 결합력 향상과 함께 디라미네이션 현상을 방지할 수 있고, 리드 팁 부분에 이루어지는 와이어 본딩(스티치 본딩)의 신뢰성을 향상시킬 수 있도록 한 반도체 패키지의 리드프레임 구조에 관한 것이다.
이를 위해, 본 발명은 리드프레임의 인너리드 끝단은 본래의 동 재질로 노출시키는 동시에 바깥쪽으로 소정 거리 떨어진 위치에만 와이어 본딩을 위한 은도금층이 형성된 것을 특징으로 하고, 또한 리드프레임의 인너리드 끝단부에 형성되는 은도금층을 복수개의 와이어 본딩이 각각 이루어질 수 있도록 분할 형성하는 동시에 각 분할된 은도금층 사이로 동 재질의 인너리드면이 노출되도록 한 것을 특징으로 하는 반도체 패키지용 리드프레임 구조를 제공한다.
리드프레임, 인너리드, 은도금층, 와이어 본딩, 몰딩수지

Description

반도체 패키지용 리드프레임 구조{Leadframe structure for semiconductor package}
도 1은 본 발명에 따른 반도체 패키지의 리드프레임 구조에 대한 일실시예를 나타내는 평면도,
도 2는 본 발명에 따른 반도체 패키지의 리드프레임 구조에 대한 다른 실시예를 나타내는 단면도,
도 3은 본 발명에 따른 반도체 패키지의 리드프레임 구조에 대한 다른 실시예를 나타내는 평면도,
도 4는 기존의 리드프레임 구조를 나타내는 평면도,
도 5a 및 도 5b는 기존의 리드프레임 구조를 나타내는 단면도 및 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 은도금층 12 : 와이어
14 : 인너리드 16 : 반도체 칩
본 발명은 반도체 패키지용 리드프레임 구조에 관한 것으로서, 더욱 상세하게는 리드프레임의 리드 팁 부분(인너리드의 끝단부로서 와이어 본딩이 이루어지는 자리면)의 도금 구조를 개선하여, 리드와 몰딩수지간의 결합력 향상과 함께 디라미네이션 현상을 방지할 수 있고, 리드 팁 부분에 이루어지는 와이어 본딩(스티치 본딩)의 신뢰성을 향상시킬 수 있도록 한 반도체 패키지용 리드프레임 구조에 관한 것이다.
통상적으로 리드프레임은 반도체 패키지를 제조하기 위한 기판의 한종류로서, 기본적으로 골격을 이루는 사이드프레임과, 반도체 칩(이하, 칩으로 약칭함)이 실장되는 칩탑재판과, 상기 사이드프레임과 칩탑재판을 일체로 연결하고 있는 타이바와, 상기 사이드프레임으로부터 상기 칩탑재판의 사방 모서리에 인접되게 연장된 다수의 리드로 구성되어 있다.
보다 상세하게는, 상기 사이드프레임에 일체로 성형된 다수의 리드는 몰딩공정에 의하여 수지로 감싸여지고 와이어 본딩을 위한 본딩영역을 포함하는 인너리드와, 몰딩공정후 외부로 돌출되어 포밍/트리밍 공정을 거치게 되는 아우터리드로 나눌 수 있다.
특히, 상기 리드프레임은 동(copper) 재질로 만들어지지만, 리드프레임의 리드 팁 부분 즉, 인너리드의 끝단부는 금 재질의 와이어 본딩이 용이하게 이루어질 수 있도록 은(Ag)으로 도금 처리하고 있다.
이러한 구조를 갖는 리드프레임을 이용한 반도체 패키지의 제조 방법을 간략히 살펴보면, 칩탑재판에 반도체 칩을 접착수단으로 부착하는 칩 실장 단계와, 반도체 칩의 본딩패드와 상기 리드프레임의 각 리드간을 골드 와이어로 연결해주는 와이어 본딩 단계와, 상기 반도체 칩과 와이어 그리고 인너리드 등을 외부로부터 보호하기 위하여 수지로 몰딩하는 몰딩단계와, 몰딩후 외부로 돌출되어 있는 아우터리드를 마더보드 등에 대한 접속단자가 되도록 포밍/트리밍하는 단계를 거침으로써, 리드프레임을 이용한 반도체 패키지로 완성된다.
한편, 상기 와이어 본딩 공정시 반도체 칩의 본딩패드에 와이어를 본딩하는 것을 볼본딩(ball bonding)이라 하고, 인너리드의 끝단부 상면(본딩영역)에 와이어를 본딩하는 것을 스티치 본딩(stitch bonding)이라 한다.
따라서, 상기 리드프레임의 리드 팁 부분 즉, 인너리드의 끝단부(끝단에서 외부리드쪽을 향하여 약 10mil 정도 떨어진 지점)에 상기 와이어의 스티칭 본딩이 이루어지게 되며, 상기 인너리드의 끝단에서부터 바깥쪽으로 소정 거리 떨어진 위치까지 은으로 도금 처리되어 있기 때문에 와이어 본딩력을 증대시킬 수 있는 것이다.
한편, 상기 리드프레임은 동 재질로서, 동과 몰딩수지와의 결합력은 그 물리적 및 화학적 성질상 대체로 좋으나, 동 재질에 비하여 은 재질은 몰딩수지와 결합력이 다소 떨어지는 특성이 있다.
이에, 상기 인너리드의 끝단부를 은으로 도금처리하여 와이어 본딩에 대한 신뢰성을 향상시킬 수 있지만, 은 도금층은 그 물리적 및 화학적 성질상 몰딩 수지와의 결합력이 떨어지는 단점이 있고, 그에따라 은으로 도금처리된 상기 인너리드의 끝단부 표면와 몰딩수지간의 계면이 서로 분리되는 디라미네이션(delaminating) 현상이 발생하여, 결국 반도체 패키지의 불량을 초래하는 문제점이 발생되고 있다.
즉, 첨부한 도 4에서 보는 바와 같이 기존에는 와이어 본딩을 위한 은도금층(10)이 실제로는 와이어(12)의 스티치 본딩이 이루어지는 지점을 중심으로 내외방향을 따라 넓게 형성되어 있기 때문에 몰딩수지와의 결합력이 떨어져 디라미네이션 현상이 발생되고 있다.
또한, 첨부한 도 5a,5b에서 보는 바와 같이 기존에 하나의 인너리드(14)에 복수개의 와이어 본딩이 이루어지는 경우에도 인너리드(14)의 끝단부에 은도금층(10)이 넓게 형성되어 있기 때문에 몰딩수지와의 결합력이 떨어져 디라미네이션 현상이 발생되고, 또한 은도금층(10)과 몰딩수지간의 결합력 약화로 복수개의 와이어 본딩에 대한 신뢰성이 떨어지는 단점이 있다.
특히, 하나의 은도금층에 복수개의 와이어가 본딩되는 경우(그라운드용, 칩펑션에 따라 여러개의 와이어가 하나의 인너리드에 연결되기도 함)에는 와이어 본딩 장치의 본딩 메모리 설정에 애로점이 발생하게 되는데, 그 이유는 하나의 은도금층에 여러개의 와이어가 연결됨에 따라 와이어 본딩 장비 자체에 해당 스티칭 본딩을 위한 포지션을 입력시키는 작업이 어렵고 불편하기 때문이다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 기존에 리드프레임의 인너리드 끝단부에 넓은 면적으로 도금 처리된 은 도금층을 와이어 본딩(스티치 본딩)이 이루어지는 본딩자리면에만 국한시켜 좁게 또는 분할 형성해줌으로써, 기존에 은도금층이 차지하던 영역이 줄어들면서 본래의 동 재질로 된 인너리드면이 더 노출되어 몰딩수지와의 결합력을 증대시킬 수 있고 동시에 디라미네이션 현상을 방지할 수 있도록 한 반도체 패키지용 리드프레임 구조를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일구현예에 따른 리드프레임 구조는 다수의 리드를 포함하는 반도체 패키지 제조용 리드프레임 구조에 있어서, 상기 리드프레임의 인너리드 끝단은 본래의 동 재질로 노출시키는 동시에 바깥쪽으로 소정 거리 떨어진 위치에만 와이어 본딩을 위한 은도금층이 형성된 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 리드프레임 구조는 다수의 리드를 포함하는 반도체 패키지 제조용 리드프레임 구조에 있어서, 상기 리드프레임의 인너리드 끝단부에 형성되는 은도금층을 복수개의 와이어 본딩이 이루어질 수 있도록 분할 형성하는 동시에 각 분할된 은도금층 사이로 동 재질의 인너리드면이 노출되도록 한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명한다.
첨부한 도 1은 본 발명에 따른 반도체 패키지의 리드프레임 구조에 대한 일실시예를 나타내는 평면도이다.
전술한 바와 같이, 본 발명은 인너리드(14)의 끝단부 즉, 와이어의 스티치 본딩이 이루어지는 영역에 형성된 은도금층(10)의 면적을 줄이고, 이 줄어든 은도금층(10)에 본래의 동재질의 인너리드(14)면이 노출되게 함으로써, 몰딩수지와의 결합력을 증대시키는 동시에 디라미네이션 현상을 방지하고자 한 것이다.
첨부한 도 4에서 보는 바와 같이, 기존에는 인너리드(14)의 끝단에서 바깥쪽으로 소정 거리 떨어진 위치까지 은도금층(10)이 넓게 형성되어 있는 바, 실제로는 와이어(12)의 스티칭 본딩이 이루어지는 지점은 인너리드(14)의 끝단에서부터 바깥쪽으로 약 10mil 떨어진 위치이므로, 기존과 같이 은도금층을 넓게 형성할 필요없이 와이어의 스티칭 본딩이 이루어지는 지점에만 국한적으로 형성하는 것이 바람직하다.
이에, 본 발명의 일실시예에 따르면 상기 리드프레임의 인너리드(14) 끝단은 본래의 동 재질로 노출시키는 동시에 바깥쪽으로 소정 거리 떨어진 위치 즉, 와이어의 스티치 본딩이 이루어지는 영역에만 은도금층(10)이 형성된다.
이렇게 은도금층(10)의 면적을 줄여주어도 실제 와이어의 스티칭 본딩이 이루어지는 영역은 은도금층(10)이 그대로 형성된 상태이므로, 와이어(12)의 스티치 본딩 공정은 본래대로 용이하게 이루어질 수 있다.
따라서, 몰딩수지와의 결합력이 떨어지는 은도금층(10)의 면적이 감소되는 동시에 감소된 만큼 본래의 동재질로 된 인너리드(14)면이 더 노출되어, 몰딩수지 와 결합력을 증대시킬 수 있고, 인너리드와 몰딩수지간의 디라미네이션 현상 또한 방지할 수 있게 된다.
미설명부호 16은 반도체 칩을 나타낸다.
여기서, 본 발명의 다른 실시예를 설명하면 다음과 같다.
첨부한 도 2는 본 발명에 따른 반도체 패키지의 리드프레임 구조에 대한 다른 실시예를 나타내는 단면도이고, 도 3은 본 발명에 따른 반도체 패키지의 리드프레임 구조에 대한 다른 실시예를 나타내는 평면도이다.
전술한 바와 같이, 기존에 하나의 인너리드(14)에 복수개의 와이어(12) 본딩이 이루어지는 경우에도 인너리드(14)의 끝단부에 은도금층(10)이 넓게 형성되어 있기 때문에, 은도금층과 몰딩수지간의 결합력 약화로 복수개의 와이어 본딩에 대한 신뢰성이 떨어지는 단점이 있었고, 특히 하나의 은도금층(10)에 복수개의 와이어(12)가 본딩되는 경우(그라운드용, 칩펑션에 따라 여러개의 와이어가 하나의 인너리드에 연결되기도 함)에는 와이어 본딩 장치의 본딩 메모리 설정에 애로점이 있었다.
본 발명의 다른 실시예는 위의 단점을 해결하기 위한 방안으로서, 상기 리드프레임의 인너리드(14) 끝단부에 형성되는 은도금층(10)을 복수개의 와이어 본딩이 각각 이루어질 수 있도록 분할 형성한 점에 주안점이 있다.
이렇게 은도금층(10)을 복수개의 와이어에 맞는 갯수로 분할 형성함으로써, 와이어 본딩 장비 자체에 해당 스티칭 본딩을 위한 포지션을 입력시키는 본딩 메모리 설정을 수월하게 진행할 수 있으며, 그 이유는 와이어 본딩 장비에서 분할된 은 도금층을 개개의 스티치 본딩 위치로 인식할 수 있기 때문이다.
특히, 각 분할된 은도금층(10) 사이로 몰딩수지와의 결합력이 우수한 동 재질의 인너리드(14)면이 노출되므로, 몰딩수지와의 결합력을 증대시키는 동시에 해당 부분에서의 디라미네이션 현상을 방지할 수 있고, 이렇게 몰딩수지와 결합력이 좋아지게 되면 복수개의 와이어에 대한 본딩 고정력 및 그 신뢰성을 증대시킬 수 있다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지용 리드프레임 구조에 의하면, 기존에 리드프레임의 인너리드 끝단부에 넓은 면적으로 도금 처리된 은 도금층을 와이어 본딩(스티치 본딩)이 이루어지는 본딩자리면에만 국한시켜 좁게 또는 분할 형성해줌으로써, 기존에 은도금층이 차지하던 영역이 줄어들면서 본래의 동 재질로 된 인너리드면이 더 노출되어 몰딩수지와의 결합력을 증대시킬 수 있고 동시에 해당 부분에서의 디라미네이션 현상을 방지할 수 있다.
또한, 인너리드의 은도금층을 복수개의 와이어에 맞는 갯수로 분할 형성함으로써, 와이어 본딩 장비 자체에 해당 스티칭 본딩을 위한 포지션을 입력시키는 본딩 메모리 설정을 수월하게 진행할 수 있다.

Claims (2)

  1. 다수의 인너리드를 포함하는 반도체 패키지 제조용 리드프레임 구조에 있어서,
    상기 리드프레임의 인너리드 끝단은 본래의 동 재질로 노출시키는 동시에 바깥쪽으로 소정 거리 떨어진 위치에만 와이어 본딩을 위한 은도금층이 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임 구조.
  2. 다수의 인너리드를 포함하는 반도체 패키지 제조용 리드프레임 구조에 있어서,
    상기 리드프레임의 인너리드 끝단부에 형성되는 은도금층을 복수개의 와이어 본딩이 각각 이루어질 수 있도록 분할 형성하는 동시에 각 분할된 은도금층 사이로 동 재질의 인너리드면이 노출되도록 한 것을 특징으로 하는 반도체 패키지용 리드프레임 구조.
KR1020050033914A 2005-04-25 2005-04-25 반도체 패키지용 리드프레임 구조 KR100686461B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050033914A KR100686461B1 (ko) 2005-04-25 2005-04-25 반도체 패키지용 리드프레임 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050033914A KR100686461B1 (ko) 2005-04-25 2005-04-25 반도체 패키지용 리드프레임 구조

Publications (2)

Publication Number Publication Date
KR20060111936A true KR20060111936A (ko) 2006-10-31
KR100686461B1 KR100686461B1 (ko) 2007-02-26

Family

ID=37620351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050033914A KR100686461B1 (ko) 2005-04-25 2005-04-25 반도체 패키지용 리드프레임 구조

Country Status (1)

Country Link
KR (1) KR100686461B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364928A (zh) * 2018-04-11 2018-08-03 气派科技股份有限公司 一种集成电路封装结构及其加工方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0183653B1 (ko) * 1996-06-18 1999-03-20 이대원 엘오씨 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364928A (zh) * 2018-04-11 2018-08-03 气派科技股份有限公司 一种集成电路封装结构及其加工方法

Also Published As

Publication number Publication date
KR100686461B1 (ko) 2007-02-26

Similar Documents

Publication Publication Date Title
US11145582B2 (en) Method of manufacturing semiconductor devices with a paddle and electrically conductive clip connected to a leadframe and corresponding semiconductor device
US6984878B2 (en) Leadless leadframe with an improved die pad for mold locking
US8105932B2 (en) Mixed wire semiconductor lead frame package
JPH11307675A (ja) 樹脂封止型半導体装置及びその製造方法
US8093707B2 (en) Leadframe packages having enhanced ground-bond reliability
JP2005223331A (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
US7923835B2 (en) Package, electronic device, substrate having a separation region and a wiring layers, and method for manufacturing
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
JP2006190771A (ja) 半導体装置
JP2007027526A (ja) 両面電極パッケージ及びその製造方法
US6692991B2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
US20090039509A1 (en) Semiconductor device and method of manufacturing the same
US6429515B1 (en) Long wire IC package
US20080224284A1 (en) Chip package structure
US6326235B1 (en) Long wire IC package fabrication method
KR100686461B1 (ko) 반도체 패키지용 리드프레임 구조
US10699990B2 (en) Integrated circuit device with plating on lead interconnection point and method of forming the device
US6903270B1 (en) Method and structure for securing a mold compound to a printed circuit board
KR101113518B1 (ko) 리드 프레임
US9929077B2 (en) Magnetic sensor
US9842807B2 (en) Integrated circuit assembly
JP2010050288A (ja) 樹脂封止型半導体装置およびその製造方法
JP2019145625A (ja) 半導体装置
JP2005191158A (ja) 半導体装置及びその製造方法
JP2009231322A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130204

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150203

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160202

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170209

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180207

Year of fee payment: 12