KR20060109346A - 통신 회로 - Google Patents

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KR20060109346A
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크리스토퍼 존 니콜
토마스 티 프로콥
도미니크 윙-킨 윕
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에이저 시스템즈 인크
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Abstract

통신 회로는 시공 전송 다이버시티(STTD)를 포함하는 다이버시티 모드와 같은 제 1 모드에서 동작할 수 있다. 이 모드에서는, 다수의 후치-등화기 프로세서에 접속된 다수의 등화기 필터부가 채용된다. 다이버시티 모드가 필요하지 않은 경우, 여분의 등화기 필터부는 전력 소비 및/또는 칩 공간의 낭비를 나타낼 것이다. 결합 회로 및 적합한 제어 회로는 부가적인 등화기 필터부의 사용이 다른 동작 모드에서 이루어지게 하도록 제공된다. 전력 소비 및 성능에 따라서 적절한 절충이 이루어질 수 있다.

Description

통신 회로{RECONFIGURABLE COMMUNICATIONS CIRCUIT}
도 1은 본 발명에 따른 회로 및 장치의 실시예를 도시한 블록도,
도 2는 제 1 동작 모드에서 도 1의 회로의 동작을 도시한 블록도,
도 3은 다른 동작 모드에서 도 1의 회로의 동작을 도시한 블록도,
도 4는 또 다른 동작 모드에서 도 1의 회로의 동작을 도시한 블록도,
도 5는 또 다른 동작 모드에서 도 1의 회로의 동작을 도시한 블록도,
도 6은 본 발명에 따른 바람직한 형태의 후치-등화기 프로세서의 블록도,
도 7은 본 발명에 따른 회로 및 장치의 대안적 실시예의 블록도,
도 8은 제 1 동작 모드에서 도 7의 회로의 동작을 도시한 블록도,
도 9는 다른 동작 모드에서 도 7의 회로의 동작을 도시한 블록도,
도 10은 또 다른 동작 모드에서 도 7의 회로의 동작을 도시한 블록도,
도 11은 또 다른 동작 모드에서 도 7의 회로의 동작을 도시한 블록도,
도 12는 추가 동작 모드에서 도 7의 회로의 동작을 도시한 블록도,
도 13은 본 발명과 함께 사용하기에 적합한 안테나 모듈의 블록도,
도 14는 본 발명의 측면에 따라 통신 회로를 동작시키는 대표적 방법 단계를 도시한 순서도이다.
도면의 주요 부분에 대한 부호의 설명
106: 등화기 필터부 108: 복소 누산 회로
110: 복소 가산기 112: 후치 등화기 프로세서
114: 결합 회로 116: 제 1 모드 결합기 모듈
118: 입력 버퍼 모듈 120: 입력 버퍼 기록 로직
122: 입력 버퍼 124: 입력 버퍼 판독 로직
126: 제어 회로 128: 다중화기
130: 상태 머신/다중화기 제어부 132: 어드레스가능 레지스터
134: 외부 소프트웨어 136: 최대 비율 결합기
138: 복소 가산기 140: 다중화기
본 발명은 전반적으로 통신 회로에 관한 것으로서, 보다 구체적으로는 적어도 제 1 및 제 2 동작 모드에서 동작하도록 재구성가능한 회로에 관한 것이다.
무선 이동 통신 디바이스는 일반적으로 페이딩(fading)을 보상하는 데 사용되는 기술인 다이버시티(diversity)를 채용한다. 공간 다이버시티에 있어서, 복수의 전송 안테나가 사용되며, 이러한 안테나는 각각의 전송 안테나로부터 수신 안테나로의 신호가 서로 상관되지 않도록 이격되어 있다. 시간 다이버시티에 있어서, 정보는 통신 채널의 간섭 시간을 초과하는 시간 간격으로 반복 전송되며, 그 결과 심볼의 복수 표현이 독립적인 페이딩 조건 하에 수신되어, 다이버시티를 제공한다. 시공 전송 다이버시티(STTD)는 공간 다이버시티와 시간 다이버시티를 모두 채용한다.
STTD와 같은 다이버시티 방식은 동일한 필터 지연 라인을 동시에 이탈하는 2개 이상의 등화기 필터를 채용할 수 있으며, 이러한 각각의 필터는 디스크램블러/디스프레더와 같은 대응 후치-등화기 프로세서를 갖추고 있다. 각각의 등화기 필터 및 후치-등화기 프로세서는 일반적으로 집적 회로 칩 상에 있는 별도의 하드웨어 블록에 구현된다. STTD와 같은 1차 다이버시티 모드가 항상 사용되는 것은 아니기 때문에, 추가의 등화기 필터(들) 및 후치-등화기 프로세서(들)는 공간과 전력을 낭비한다. 전력 소비 문제를 부분적으로 해결하는 솔루션이 제안되고 있지만, 이러한 솔루션은 단점이 있으며, 집적 회로 칩 상의 공간 낭비는 해결하지 못하고 있다.
이에 따라, 1차 다이버시티 모드가 아닌 경우에 여분의 등화기 필터(들)용의 하드웨어 블록으로 구성될 수 있는 재구성가능 통신 회로를 제공하여 성능과 전력 소비 사이에 적절히 절충하는 것이 바람직할 것이다.
본 발명은, 예시적 실시예에서, 종래기술에서 확인된 필요성을 해결한다. 일 측면에서, 대표적인 통신 회로는 적어도 제 1 및 제 2 동작 모드에서 동작할 수 있다. 이 회로는 N개의 등화기 필터부와 N개의 후치-등화기 프로세서를 포함할 수 있는데, 여기서 N은 2 이상의 정수이다. 이 회로는 또한 등화기 필터부의 출력과 후치-등화기 프로세서의 입력 사이에 상호접속되는 결합 회로를 포함할 수 있다. 이 결합 회로는 제 1 동작 모드에서 각각의 등화기 필터부를 대응하는 후치-등화기 프로세서의 입력에 연결시킬 수 있고, 제 2 동작 모드에서 등화기 필터부를 일부 상이한 수의 후치-등화기 프로세서의 입력에 연결시킬 수 있다.
다른 측면에서, 통신 회로를 동작시키는 대표적 방법은 N개의 후치-등화기 프로세서에 연결된 N개의 등화기 필터부를 이용하여 그 다이버시티 모드 구성에서 회로를 동작시키는 단계와, 명령에 응답하여 N개의 등화기 필터부가 N개보다 적은 후치-등화기 프로세서에 연결되는 제 2 모드 내로 그 회로를 재구성하는 단계를 포함한다. N개의 등화기 필터부는 제 2 모드 구성 시에 그 회로를 동작시키는 데 사용될 수 있다.
본 발명에 대한 더욱 완전한 이해와 본 발명의 추가적인 특징 및 장점은 다음의 상세한 설명 및 도면을 참조하여 얻어질 것이다.
이제 도 1을 참조하면, 본 발명의 일 측면에 따라, 예를 들어 무선 수신기에서 사용하기에 적합한 본 발명의 통신 회로를 포함하는 본 발명의 장치가 도시되어 있다. 이 회로는 적어도 제 1 및 제 2 동작 모드에서 동작할 수 있다. 이 회로는 N개의 등화기 필터부(106)를 포함한다. N은 2 이상의 정수이며, 예시적 실시예에 서는 N이 2이다. 등화기 필터부(106)는 복소 누산 회로(108)의 뱅크 및 각각의 회로 뱅크에서 복잡한 누산 회로의 출력을 함께 합산하는 복소 가산기(110)를 선택적으로 포함할 수 있다. 각각의 등화기 필터부(108)는 입력 및 출력을 포함할 수 있다. 본 발명의 회로는 N개의 후치 등화기 프로세서(112)를 더 포함할 수 있으며, 이들 후치-등화기 프로세서(112)는 각각 일반적으로 화살표로 기호화된 입력 및 출력을 갖는다. 본 발명의 회로는 또한 등화기 필터부(106)의 출력과 후치-등화기 프로세서(112)의 입력 사이에 상호접속된 결합 회로(114)를 포함할 수 있다. 결합 회로(114)는 제 1 동작 모드에서 등화기 필터부(106)의 각 출력을 후치 등화기 프로세서(112)의 입력들 중 대응하는 하나의 입력에 연결하도록 구성될 수 있다. 즉, 제 1 동작 모드에서, 각각의 등화기 필터부(106)는 대응하는 후치-등화기 프로세서(112)에 접속된다. 결합 회로(114)는 또한 제 2 동작 모드에서 등화기 필터부(106)의 출력을 후치-등화기 프로세서(112)의 L개의 후치-등화기 프로세서 입력에 연결하도록 구성될 수 있다. L은 N보다 작은 정수이며, 도 1에 도시한 예에서 L은 1이다. 이에 따라, 제 2 동작 모드에서, 제 1 후치-등화기 프로세서(112)가 사용되지 않지만 양측의 등화기 필터부(106)가 사용되어, 회로 다이 면적 및/또는 전력을 더욱 효율적으로 사용할 수 있게 한다. 일반적으로, L은 제 2 동작 모드에서 사용되는 후치-등화기 프로세서의 개수를 나타낸다는 점에 유의한다.
본 명세서에서 사용한 바와 같이, 용어 "연결"은 직접적인 상호접속 및 간접적인 상호접속(즉, 다른 소자를 통함) 모두를 포함한다. 또한, 특별히 나타내지 않는 경우, "커플링"은 영구적 커플링 및 선택적(즉, 스위치 또는 다중화기를 통 한) 커플링을 포함한다.
그 회로는 제 1 동작 모드 동안 후치-등화기 프로세서(112)의 N개의 출력에 연결되도록 구성가능한 제 1 모드 결합기 모듈(116)을 더 포함할 수 있다. 제 1 동작 모드는 일반적으로 STTD 모드와 같은 다이버시티 모드일 것이다. 이러한 경우, 제 1 모드 결합기 모듈(116)은 도 1의 예시적 실시예에 도시한 바와 같은 STTD 결합기일 수 있다. 그 회로는 또한 등화기 필터부(106)의 입력에 연결되어 제 1 동작 모드와 연관되는 제 1 가상 지연 라인 구성과 제 2 동작 모드와 연관되는 제 2 가상 지연 라인 구성 사이에 구성될 수 있는 입력 버퍼 모듈(118)을 더 포함할 수 있다. 본 발명의 회로는 2개 이상의 모드에서 동작할 수 있으며, 이에 따라 입력 버퍼 모듈(118)은 다수의 가상 지연 라인 구성들 사이에 재구성될 수 있음에 유의한다. 입력 버퍼 모듈(118)은 입력 버퍼 기록 로직(120), 입력 버퍼(122) 및 입력 버퍼 판독 로직(124)을 선택적으로 포함할 수 있다. 판독 로직(124)은 등화기 필터부(106)의 입력에 연결될 수 있다. 기록 로직(120), 버퍼(122) 및 판독 로직(124)은 적절한 상호접속부를 통해 서로 연결된다.
또한, 그 회로는 입력 버퍼 모듈(118), 가장 바람직하게는 기록 로직(120) 및 판독 로직(124)에 연결되는 제어 회로(126)를 포함할 수 있다. 제어 회로(126)는 결합 회로(114) 및 예를 들면 적합한 다중화기(128)와 상호접속될 수 있다. 제어 회로(126)는 회로의 출력을 제 1 동작 모드 동안 제 1 모드 결합기 모듈(116)로부터 얻게 하고 제 2 동작 모드에서 제 2 후치-등화기 프로세서(112)의 출력으로부터 얻게 하도록 다중화기(128)를 제어할 수 있다. 제 1 등화기 필터부(106) 및 제 1 후치-등화기 프로세서(112)는 "0"으로 선정되고 제 2 등화기 필터부(106) 및 후치-등화기 프로세서(112)는 "1"로 선정된다는 점에 유의한다. 제어 회로(126)는 또한 입력 버퍼 모듈(118) 및 결합 회로(114)를 제 1 동작 모드와 제 2 동작 모드 사이에서 전환하도록 구성할 수 있다. 제어 회로(126)는 또한 상태 머신/다중화기 제어부(130) 및 어드레스가능 레지스터(132)를 선택적으로 포함할 수 있다. 어드레스가능 레지스터(132)는, 예를 들어 바람직한 동작 모드 동안 그 회로가 적절한 방식으로 자체를 구성하게 하는 외부 소프트웨어(134)와 같은 외부 소스로부터 적절한 신호를 수신하도록 구성될 수 있다.
결합 회로(114)는 또한 최대 비율 결합기(136) 및/또는 복소 가산기(138)를 선택적으로 포함할 수 있다. 결합기(136) 및 가산기(138)는 각각 등화기 필터부(106)의 출력에 연결된 적절한 입력 포트를 구비할 수 있으며, 제 2 후치-등화기 프로세서(112)의 입력에 바람직하게는 선택적으로 상호접속된 적절한 출력을 구비할 수 있다. 이러한 선택적 상호접속은, 예를 들어 다중화기(140)에 의해 제공될 수 있다.
소자(106 내지 132, 136 내지 140)는 일반적으로 단일 집적 회로 칩 상에 구현될 수 있으며, 이 칩 상에는 본 발명의 회로가 형성된다. 이 칩은 적절한 상호접속부를 구비하여, 어드레스가능 레지스터(132)가 예를 들어 외부 소프트웨어(13)로부터의 입력을 수신할 수 있게 할 수 있다. 이 점에 대해 논의되는 회로는, 예를 들어 입력 버퍼 기록 로직(120)의 입력 포트와 같은 입력 버퍼 모듈(118)의 입력 포트에 연결된 다수의 안테나 모듈을 포함하는 더 큰 장치의 일부가 될 수 있 다. 본 명세서에서 사용한 바와 같이, 용어 "안테나 모듈"은 안테나에 적절한 상호접속부를 더한 것을 지칭하며, 이하에서 도 13을 참조하여 더욱 충분히 설명될 것이다. 안테나 모듈은 도 1에서 안테나(142)로 제안된다.
전술한 바와 같은 입력 버퍼 모듈(118) 및 입력 버퍼(122)를 참조하면, 버퍼 모듈(118)은 상이한 동작 모드에 대응하는 다수의 상이한 가상 지연 라인 구성을 제공하도록 재구성가능하다. 이것은 입력 버퍼(122)를 어드레스 변환에 의해 단일 가상 버퍼 내로 병합되는 다수의 물리적 버퍼로 분할함으로써 달성될 수 있다는 점이 이해될 것이다. 이러한 어드레스 변환은 입력 버퍼 기록 로직(120) 및 입력 버퍼 판독 로직(124)에 의해 수행될 수 있다. 예를 들어, 입력 버퍼(122)가 2개의 물리적 버퍼를 포함하고, M개의 데이터 칩이 사용가능한 경우, 0 내지 M-1의 범위에 있는 어드레스를 액셉트할 수 있고, 각각의 물리적 버퍼는 M/2개의 칩을 소지할 수 있으며, 로직은 입력 어드레스를 변환하여 신호가 2개의 물리적 버퍼를 액세스할 수 있게 한다. 판독 로직(124)은 다중화기를 제공받아, 예를 들어 2개의 물리적 버퍼 중 데이터가 판독되는 물리적 버퍼를 판별하게 할 수 있다.
다수의 상이한 가능한 구성에 있어서 도 1의 회로 및 장치의 동작이 이제 논의될 것이다. 도 1 내지 도 5를 참조하면, 도 1과 유사한 도 2 내지 도 5의 소자들은 각각 100, 200, 300 및 400으로 증분되어 있음에 유의한다. 또한, "칩"은, 예를 들어 코드 분할 다중 액세스(CDMA)를 이용할 때, 예를 들어 스프레딩 코드로 승산되는 데이터 심볼임에 유의한다. 3GPP(Third Generation Partnership Project) 범용 이동 통신 시스템(Universal Mobile Telecommunications System: UMTS) 기술 사양 25.211에 의해 지정된 STTD 구성에서, 칩은 복소 스크램블링 코드와 추가로 승산된다. 이것은 3GPP 표준 25.213에 설명되어 있다.
이제 도 2를 참조하되 도 1을 계속해서 참조하면, 제 1 동작 모드(바람직하게는 주요 다이버시티 모드, 및 가장 바람직하게는 STTD 모드)에서, 입력 버퍼 모듈(118)에 의해 형성된 가상 지연은 M개의 데이터 칩 중 K개의 샘플을 포함한다. K는 M보다는 작아야 한다. 본 명세서에서 사용한 바와 같이, "주요 다이버시티 모드"는 다이버시티를 채용하는 동작 모드를 지칭하되 실질적으로 모든 등화기 필터부 및 후치-등화기 프로세서가 설계에 의해 사용 중임에 유의한다. 주요 모드 이외의 다른 동작 모드도 또한 다이버시티를 활용한다. 결합 회로(114)의 다중화기(140)는 제 2 등화기 필터부(106)의 출력을 제 2 후치-등화기 프로세서(112)에 직접 공급하며, 이후에 양측 등화기 프로세서 모두의 출력은 제 1 모드 결합기(116)에 전송된다. 다중화기(128)는 제 1 모드 결합기(116) 출력으로부터 회로 출력을 선택한다.
또한, 이제 도 3을 참조하되 도 1을 계속해서 참조하면, 다른 동작 모드에서, 버퍼 모듈(118)은 참조부호 318에서 나타낸 바와 같이 M개의 칩 중 K개의 샘플을 갖는 가상 지연 라인을 다시 제시한다. 다중화기(140)는 제 2 등화기 필터부(106)의 출력을 제 2 후치-등화기 프로세서(112)에 직접 공급하며, 다중화기(128)는 제 2 후치-등화기 프로세서(112)로부터 직접적으로 회로 출력을 얻는다. 도 3에 도시한 구성은 도 1에 도시한 회로로부터 형성될 수 있는 "표준 쇼트"이며, 전술한 전력 및 칩 공간의 낭비로 인해 흔히 상대적으로 바람직하지 않은 것으로 믿어지는 제 1 등화기 필터부(106) 및 후치-등화기 프로세서(112)를 단순히 사용하지 않는 것에 대응하지만, 본 발명의 예시적 회로는 그러한 바람직한 방식으로 구성될 수 있음에 유의한다.
도 1을 계속 참조하면서 도 4를 살펴보면, 본 발명의 회로에 대한 또 다른 동작 모드에서, 입력 버퍼 모듈(118)은 참조번호 418에 나타낸 바와 같이 M개의 칩 중 2K개의 샘플을 보유하는 가상 지연 라인으로서 구성될 수 있다. 2K는 M보다 작아야 한다. 다중화기(140)는 복소 가산기(138)의 출력을 선택하여 제 2 후치-등화기 프로세서(112)에 전달한다. 이것은 도 4에 도시한 "긴" 구성이 되며, 여기서 제 1 및 제 2 등화기 필터부(406)는 도 2에 도시한 바와 같이 제 1 동작 모드에서 제 1 및 제 2 등화기 필터부(406)의 길이에 비해 2배의 길이를 갖는 단일 등화기 필터로서 효과적으로 기능한다.
도 1을 계속 참조하면서 도 5를 살펴보면, 도 1의 본 발명의 회로에 대한 또 다른 가능한 동작 모드가 도시되어 있다. 전술한 바와 같이, 입력 버퍼(122)는 다수의 개별적인 물리적 버퍼로부터 구현될 수 있다. 현재의 경우, 입력 버퍼(122)는 2개의 물리적 버퍼를 포함할 수 있으며, 각각의 물리적 버퍼는 M/2개 사용가능 칩의 K개를 보유한다. 다중화기(140)는 최대 비율 결합기(136)의 출력을 제 2 후치-등화기 처리기(112) 내로 공급하도록 선택될 수 있다. 이것은 도 5에 도시한 간단한 양방향 다이버시티 구성, 즉 일반적으로 공간 다이버시티만을 채용하는 구성이 된다. 도 2, 도 3 및 도 4의 구성은 단일 안테나(142)(관련 회로류를 구비함)를 사용하지만, 도 5의 구성은 2개의 안테나(142) 및 관련 회로류를 채용하고 있음에 유의한다.
본 발명의 회로는 도 2에 도시한 바와 같은 제 1 동작 모드와 이미 설명한 그 외의 동작 모드 중 임의의 동작 모드 사이에서 스위칭하도록 나타낸 바람직한 특징 중 임의의 특징을 포함할 수 있으며, 다수의 동작 모드를 가질 수 있음을 이해할 수 있을 것이다. 또한, 필요한 경우, 상이한 동작 모드에서 최대 비율 결합기(136) 및 복소 가산기(138)의 출력은 상이한 후치-등화기 프로세서(112)와 상호접속될 수 있지만, 이들 모두는 제 2 후치-등화기 프로세서(112)와 같은 동일한 후치-등화기 프로세서에 접속되어, 단일 다중화기(140)의 사용을 통해 모드들 사이에서 스위칭하게 하는 것이 가장 효율적임을 이해할 수 있을 것이다.
전술한 바와 같이, 등화기 필터부(106)는 2 이상의 임의의 개수가 사용될 수 있다. 많은 경우, 제 2 동작 모드에서 사용될 후치-등화기 프로세서의 개수 L을 1로 선택하는 것이 유리할 수도 있다. 이 경우, 1/N 구성, 즉 제 2 동작 모드에서 N개의 등화기 필터부가 단일 후치-등화기 프로세서 내로 공급되는 구성이 얻어진다.
그 밖의 경우, 짝수인 L을 가지며, 같은 수의 등화기 필터부를 제 2 모드에서 사용된 L개의 후치-등화기 프로세서 입력 각각에 연결하도록 구성되어 2x2, 2x3, 2x4, 4x2 등과 같은 구성을 형성하는 결합 회로를 갖는 것이 유리할 수도 있다. 첫 번째 수는 L을 가리키며, 두 번째 수는 제 2 모드에서 사용된 L개의 후치-등화기 프로세서 각각에 공급할 등화기 필터부의 수를 지칭한다. 대문자 L의 하나 이상의 값 및 결합 회로(114)의 다양한 구성은, 예상될 수 있는 상이한 동작 조건 동안, 성능과 전력 소비 사이의 적절한 절충에 따라 구성 및 선택될 수 있다.
도 6을 참조하면, 본 발명에 사용될 수 있는 후치-등화기 프로세서(612)의 바람직한 형태가 도시되어 있다. 처리기(612)는 디스크램블러(644)에 연결된 입력(642)을 구비하며, 디스크램블러(644)는 디스프레더(646)에 연결되어 있다. 입력(642)은 또한 디스크램블러(644) 및 디스프레더(646)와 병렬로 채널 추정기(648)에도 연결된다. 채널 추정기(648) 및 디스프레더(646)로부터의 출력은 후치-등화기 프로세서(612)에 대해 바람직한 출력(645)을 생성하는 디매퍼(demapper)(652)에 연결된 심볼 디로테이터(derotator)(650)에 공급될 수 있다. 각각의 경우, 소자의 적절한 입력 및 출력은 화살표로 표시된다. 디스크램블러(644)는 소정 방식에서 사용되는 스크램블링 코드의 켤레(conjugate)를 등화기 필터부(106)의 출력과 승산할 수 있다. 디스프레더(646)는 디스크램블러(644)의 출력을 스프레딩 코드와 승산할 수 있으며, 스프레딩 인자와 동일한 수의 데이터 칩을 적분할 수 있다. 디스프레더(646)의 출력은 채널 왜곡을 갖는 추정 심볼이다. 채널 추정기(648)는 등화기 필터부(106)의 출력을 파일럿 채널과 상관시키는데, 이 파일럿 채널은 사전정의된 비트 시퀀스를 전달하는 다운링크 채널이다. 이러한 파일럿 채널은 일반적으로 전체 셀 전체에서 브로드캐스트되어, 이동 전화와 같은 사용자 장비가 그 장비와 전송용 안테나 사이의 채널 조건을 판별할 수 있게 한다. STTD와 같은 전송 다이버시티가 채용되는 경우, 상이한 비트 시퀀스가 2개의 전송용 안테나 상에서 전송될 수 있다. 채널 추정기(648)의 출력은 채널에 의해 유발되는 위상 및 진폭 왜곡이다. 심볼 디로테이터(650)는 채널 추정기(648)의 출력의 켤레를 디스프레 더(646)의 출력과 승산한다. 디매퍼(652)는 로그-가능 방법을 사용하여, 입력될 가능성이 가장 큰 데이터 비트 스트림을 예측한다.
도 7을 참조하면, 예를 들어 무선 수신기에서 사용하기에 적절한 본 발명의 대안 실시예가 도시되어 있는데, 여기서 등화기 필터부(706) 및 후치-등화기 프로세서(712)의 개수 N은 4이다. 제 1 내지 제 4 후치-등화기 프로세서는 0, 1, 2 및 3으로 번호가 지정되어 있고, 도 1과 유사한 도 7의 소자에는 동일한 참조 문자를 600만큼 증분된 번호가 부여된다. 도 7의 실시예에서, 결합 회로(714)는 추가 하드웨어로 인해 결합 회로(114)에 비해 추가 소자를 구비하고 있다. 구체적으로, 결합 회로(714)는 최대 비율 결합기(768, 770, 772)에 의해 형성되는 최대 비율 결합기 구성과, 복소 가산기(762, 764, 766)에 의해 형성되는 복소 가산기 구성을 포함할 수 있다. 3개의 다중화기(774, 776, 778)가 결합 회로(714)의 일부로서 제공될 수 있다. 그 밖의 추가 소자는 STTD 결합기(780, 782)와 같은 추가 결합기 및 다중화기(784, 786)를 포함할 수 있다. 따라서, 제 1 동작 모드(전술한 바와 같이, 바람직하게는 1차 다이버시티 모드이며, 가장 바람직하게는 STTD 모드)에서 동작하는 경우, 제 1 모드 결합기 모듈(716)은, 다중화기(784)를 이용하여 결합기(780)의 출력을 선택하고 다중화기(786)를 이용하여 결합기(782)의 출력을 선택함으로써 처리기(712)의 제 1, 제 2, 제 3 및 제 4 후치-등화기 프로세서 출력에 연결될 수 있으며, 회로의 출력은 다중화기(728)를 이용하여 제 1 모드 결합기 모듈(716)을 선택함으로써 제 1 모드 결합기 모듈(716)로부터 얻어질 수 있다. 모든 구성요소의 입력 및 출력은 도 7에서 화살표로 표시되고 있다는 점에 유의한다. 이미 설명한 제 1 모드에서, 각각의 등화기 필터부(706)는 각각 대응하는 후치-등화기 프로세서 부분(712)에 접속될 수 있다. 이것은 다중화기(774)를 이용하여 제 2 등화기 필터부(706)의 출력을 선택하고, 다중화기(776)를 이용하여 제 4 등화기 필터부(706)의 출력을 선택하며, 다중화기(778)를 이용하여 다중화기(776)의 직접 출력을 선택함으로써 달성될 수 있다. 각각의 다중화기는 제어 회로(726)에 연결될 수 있다.
다수의 상이한 가능한 구성에서 도 7의 회로의 동작은 도 7 내지 도 12를 참조하여 논의되며, 도 7의 소자와 유사한 도 8 내지 도 12의 소자에는 동일한 참조 문자를 각각 100, 200, 300, 400 및 500만큼 증분된 번호가 부여된다. 이미 설명한 제 1 동작 모드에서 L은 1이라는 것이 이해될 것이다. 도 7을 계속 참조하면서 도 8을 참조하면, 이미 전술한 N이 4이고 L이 1인 구성이 도시되어 있으며, 입력 버퍼에 의해 형성되는 가상 지연 라인 구성은 블록(818)에 도시한 M개의 사용가능 칩 중 K개를 포함함을 이해할 수 있을 것이다.
도 7을 계속 참조하면 도 9도 살펴보면, 도 7의 회로의 다른 대안적 동작 모드에서, 각각의 등화기 필터부(706)는 복소 가산기(762, 764, 766)에 의해 형성된 복소 가산기 구성을 통해 제 4 후치-등화기 프로세서(712)에 접속되며, 다중화기(774, 776)는 복소 가산기(762, 764)의 출력을 선택하고, 다중화기(778)는 복소 가산기(766)의 출력을 선택한다. 도 9의 소자(988)는 이미 설명한 복소 가산기 구성에 대응한다. 도 9에 도시한 모드에서의 동작을 위한 가상 지연 라인 구성은 블록(918)에 도시한 바와 같이 M개의 칩 중 4K개의 샘플을 포함한다(4K는 M보다 작아 야 한다). 제 1, 제 2, 제 3 및 제 4 등화기 필터부(906)는 도 8에 도시한 제 1 동작 모드에서의 등화기 필터부(706)의 길이의 4배 길이의 단일 등화기 필터로서 기능한다(즉, 도 9는 "긴" 구성을 도시한다). 도 9에 도시한 모드에서의 동작의 경우, 제어 회로(726)는 다중화기(786, 728)가 제 4 후치-등화기 프로세서(712, 912)로부터 직접 그 회로의 출력이 얻어지게 한다. 제어 회로(726)는 또한 적절한 명령을 다중화기(774, 776, 728)에 전송하여, 복소 가산기 구성(988)을 형성하는 복소 가산기(762, 764, 766)의 출력을 선택한다. 제어 회로(726)는 또한 도 1과 관련하여 전술한 바와 유사한 방식으로 입력 버퍼 모듈(718)의 재구성을 야기한다.
도 7을 계속 참조하면서 또한 도 10을 살펴보면, 도 7의 회로의 다른 가능한 동작 모드가 도시되어 있다. 이러한 모드는 간단한 4-방향 다이버시티 모드로서 특징지어질 수 있다. 도 10에 도시한 동작 모드에서, 제어 회로(726)는 최대 비율 결합기(768, 770, 772)를 채용하는 최대 비율 결합기 구성에 결합 회로(714)를 구성한다. 다중화기(774, 776)는 최대 비율 결합기(768, 770)의 출력을 선택하고, 다중화기(778)는 최대 비율 결합기(772)의 출력을 선택하여 도 10에서 소자(1090)로 도시한 최대 비율 결합기 구성을 형성한다. 다중화기는 제어 회로(726)의 영향 하에 동작한다. 이 경우, 입력 버퍼 모듈(718)은 4개의 지연 라인을 포함하는 가상 지연 라인 구성을 가지며, 각각의 지연 라인은 M/4개의 칩 중 K개의 샘플을 포함한다. 이것은 도 10에서 소자(1018)에 의해 시사되며, 입력 버퍼 모듈(718)의 입력 버퍼(722)는 4개의 물리적 버퍼로서 구현될 수 있는데, 물리적 버퍼 각각은 도 7에서 4개의 안테나(742)로 도시한 바와 같은 별도의 안테나 모듈에 접속된다.
도 7의 회로는 L=2로 구성될 수 있으며, 예를 들어 동작 모드는 제 2 및 제 4 후치-등화기 프로세서(712)가 채용되는 동작 모드가 사용될 수 있음을 이해할 수 있을 것이다. 결합 회로(714)는 제 1 및 제 2 등화기 필터부(706)의 출력을 제 2 후치-등화기 프로세서(712)에 연결하고, 제 3 및 제 4 등화기 필터부(706)의 출력을 제 3 및 제 4 등화기 필터부(706)의 출력을 제 4 후치-등화기 프로세서(712)의 출력에 연결할 수 있다. 이러한 상호접속은, 예를 들어 2개의 복소 가산기(762, 764) 또는 2개의 최대 비율 결합기(768, 770)를 통해서, 다중화기(774, 776)를 이용하여 이들 소자의 출력을 각각 선택한 후 다중화기(778)를 사용하여 다중화기(776)의 출력을 선택함으로써 이루어질 수 있다. 결합기(716)는 다중화기(784, 786)를 이용하여 제 2 및 제 4 후치-등화기 프로세서(712)의 출력을 각각 선택함으로써 그들 처리기에 연결될 수 있다. 선택은 모두 제어 회로(726)의 영향 하에 이루어질 수 있다.
도 7을 계속 참조하면서 또한 도 11을 살펴보면, 복소 가산기(762, 764)가 채용되는 경우, 도 11에 도시한 효과적인 구성이 됨을 이해할 수 있을 것이다. 입력 버퍼 모듈(718)은 M개의 칩 중 2K개의 샘플을 보유하는 가산 지연 라인(1118)을 형성할 수 있다. 다중화기(728)는 결합기(716)의 출력을 선택한다. 제 1 및 제 2 등화기 필터부(1106)는 실제로 제 1 동작 모드에서 제 1 및 제 2 등화기 필터부의 길이의 2배의 길이를 갖는 단일 등화기 필터로서 기능하며, 마찬가지로 제 3 및 제 4 등화기 필터부는 도 8에 도시한 바와 같이 제 1 동작 모드에서 그들의 길이의 2배 길이를 갖는 단일 등화기 필터로서 기능한다.
도 7에 주의하면서 도 12를 참조하면, 최대 비율 결합기(768, 770)가 선택되는 경우, 도 12에 도시한 효과적인 구성이 된다. 입력 버퍼 모듈(718)은 2개의 지연 라인을 포함하는 가상 지연 라인 구성을 형성할 수 있는데, 각각의 지연 라인은 M/4개의 칩 중 K개의 샘플을 갖는다. 지연 라인 중 하나는 제 1 및 제 3 등화기 필터부에 연결될 수 있고, 지연 라인 중 다른 하나는 제 2 및 제 4 등화기 필터부에 연결될 수 있다.
이제 도 13을 참조한다. 도 1 및 도 7과 유사한 소자가 각각 1200 및 600만큼 증분되어 있다. 본 발명은 안테나(1342) 모듈을 채용할 수 있으며, 이 안테나 모듈은 안테나(1342) 및 대응 입력 버퍼 기록 로직(1320)으로의 적절한 상호접속부를 포함한다. 일반적으로, 발진기(1292) 및 아날로그-디지털 변환기(1294)는 안테나(1342)에 의해 수신된 신호가 입력 버퍼 기록 로직(1320)에 입력되기 전에 그 신호를 처리하도록 채용된다. 본 발명의 통신 회로 중 임의의 것은, 본 명세서에서 설명하는 바와 같이, 입력 버퍼 기록 로직(120, 720)의 대응 입력 포트에 연결된 적합한 안테나 모듈(예를 들어, 안테나 모듈(1300))을 갖는 더 큰 통신 장치의 일부로서 구성될 수 있다. 이러한 포트는 도 1 및 도 7에 각각 인입 화살표로 표시된다. 도 8, 도 9 및 도 11에 도시한 구성은 단일 안테나 모듈을 채용하며, 도 10의 구성은 4개의 안테나 모듈을 채용하며, 도 12의 구성은 2개의 안테나 모듈을 채용한다.
본 발명에 따라 통신 회로를 동작시키는 방법을 설명하는 순서도(1400)를 나타내는 도 14를 참조한다. 단계 1402에서, 회로는 N개의 등화기 필터부를 갖는 STTD 모드 구성에서 동작하는데, N은 2 이상의 정수이며, 각각의 등화기 필터부는 N개의 후치-등화기 프로세서 중 하나에 연결된다. 단계 104에서, 명령에 응답하여, 회로는 제 2 모드로 재구성되는데, N개의 등화기 필터부는 N개보다 적은 L개의 후치-등화기 프로세서에 연결되어 제 2 모드 구성에 사용된다. 단계 1406에서, N개의 등화기 필터부는 제 2 모드에서 회로를 동작시키도록 채용된다. 단계 1408은, 예를 들어 추가 명령의 수신 시에, 요구되는 모드 사이 전후로 토글링될 수 있음을 나타낸다. 이와 같이 다양한 동작 모드/구성 사이 전후로 스위칭하는 능력은 본 명세서에서 논의하는 회로 중 임의의 회로 내에 유리하게 채용될 수 있다.
본 명세서에서 설명한 기술 중 적어도 일부분은 집적 회로에서 구현될 수 있다. 집적 회로를 형성함에 있어서, 일반적으로 다수의 동일한 다이가 반도체 웨이퍼 상의 표면에 반복적인 패턴으로 제조된다. 각각의 다이는 본 명세서에서 기술한 전체 회로 또는 소자를 포함할 수 있으며, 기타 구조 또는 회로를 포함할 수 있다. 개별 다이는 웨이퍼로부터 절단 또는 다이싱되며, 그 후에 집적 회로로서 패키징된다. 당업자라면 웨이퍼 및 패키지 다이를 다이싱하여 집적 회로를 생성하는 방법을 알고 있을 것이다. 이렇게 제조된 집적 회로는 본 발명의 일부로서 간주된다.
본 명세서에서는 본 발명의 예시적 실시예가 설명되고 있지만, 본 발명은 그러한 정확한 실시예로 국한되지 않으며, 당업자라면 첨부한 청구범위에서 설명하는 바와 같은 본 발명의 범주로부터 벗어나지 않고서 다양한 기타의 변경 및 수정을 할 수도 있음을 이해할 수 있을 것이다.
본 발명은 결합 회로 및 적합한 제어 회로는 부가적인 등화기 필터부의 사용이 다른 동작 모드에서 이루어지게 하며, 전력 소비 및 성능에 따라서 적절히 절충될 수 있다.

Claims (10)

  1. 적어도 제 1 및 제 2 동작 모드에서 동작가능한 통신 회로로서,
    N개의 등화기 필터부 - 각각의 등화기 필터부는 등화기 필터부 출력을 가지며, N은 2 이상의 정수임 - 와,
    N개의 후치-등화기 프로세서 - 각각의 후치-등화기 프로세서는 후치-등화기 프로세서 입력 및 후치-등화기 프로세서 출력을 가짐 - 와,
    상기 등화기 필터부 출력과 상기 후치-등화기 프로세서 입력 사이에 상호접속된 결합 회로를 포함하며,
    상기 결합 회로는 상기 등화기 필터부 출력 각각을 상기 제 1 동작 모드 동안 상기 후치-등화기 프로세서 입력 중 해당하는 후치-등화기 프로세서 입력에 연결시키고,
    상기 등화기 필터부 출력을 상기 제 2 동작 모드 동안 사용될 상기 N개의 후치-등화기 프로세서 중 L개의 후치-등화기 프로세서의 L개의 후치-등화기 프로세서 입력에 연결시키되, L은 N보다 작은 정수이도록 구성가능한
    통신 회로.
  2. 제 1 항에 있어서,
    상기 회로는 집적 회로로서 형성되는
    통신 회로.
  3. 제 1 항에 있어서,
    L은 짝수이고,
    상기 결합 회로는 상기 제 2 동작 모드 동안 상기 L개의 후치-등화기 프로세서 입력 각각에 같은 수의 상기 등화기 필터부 출력을 연결시키도록 구성가능한
    통신 회로.
  4. 제 1 항에 있어서,
    성능과 전력 소비 사이의 적절한 절충에 따라, 상기 결합 회로가 구성되고 L이 사전선택되는
    통신 회로.
  5. 제 1 항에 있어서,
    상기 등화기 필터부는 입력을 가지며,
    N=2이고,
    L=1이며,
    상기 통신 회로는,
    상기 제 1 동작 모드 동안 상기 N개의 후치-등화기 프로세서 출력에 연결되도록 구성가능한 제 1 모드 결합기 모듈과,
    상기 등화기 필터부의 상기 입력에 연결되며, 상기 제 1 동작 모드와 연관되는 제 1 가상 지연 라인 구성과 상기 제 2 동작 모드와 연관되는 제 2 가상 지연 라인 구성 사이에 재구성가능한 가상 지연 라인을 형성하는 입력 버퍼 모듈을 더 포함하는
    통신 회로.
  6. 제 5 항에 있어서,
    상기 입력 버퍼 모듈 및 상기 결합 회로에 연결된 제어 회로를 더 포함하되,
    상기 제 1 모드 결합기 모듈은 제 1 모드 결합기 모듈 출력을 가지며,
    상기 결합 회로는 결합 회로 복소 가산기를 포함하고,
    상기 입력 버퍼 모듈은 M개의 사용가능한 데이터 칩을 포함하고,
    상기 제 1 가상 지연 라인 구성은 상기 M개의 칩 중 K개의 샘플을 포함하며,
    상기 제 2 가상 지연 라인 구성은 상기 M개의 칩 중 2K개의 샘플을 포함하고,
    상기 제 2 동작 모드 동안 상기 제 1 및 제 2 등화기 필터부는 실제로 상기 제 1 동작 모드 동안의 상기 제 1 및 상기 제 2 등화기 필터부의 길이에 비해 2배 의 길이를 갖는 단일 등화기 필터로서 기능하도록 구성가능하며,
    상기 제어 회로는 상기 입력 버퍼 모듈 및 상기 결합 회로를 상기 제 1 동작 모드와 상기 제 2 동작 모드 사이에서 스위칭하고, 상기 통신 회로의 출력이 (i) 상기 제 1 동작 모드 동안 상기 제 1 모드 결합기 모듈 출력, 및 (ii) 상기 제 2 동작 모드 동안 상기 제 2 후치-등화기 프로세서 출력으로부터 취해지게 하도록 구성가능한
    통신 회로.
  7. 제 5 항에 있어서,
    상기 입력 버퍼 모듈 및 상기 결합 회로에 연결된 제어 회로를 더 포함하되,
    상기 입력 버퍼는 상기 통신 회로의 외부에 있는 제 1 및 제 2 안테나로부터 제 1 및 제 2 신호를 수신하는 제 1 및 제 2 신호 포트를 갖도록 구성가능하고,
    상기 제 1 모드 결합기 모듈은 제 1 모드 결합기 모듈 출력을 가지며,
    상기 결합 회로는 결합 회로 최대 비율 결합기를 포함하고,
    상기 입력 버퍼 모듈은 M개의 사용가능한 데이터 칩을 포함하며,
    상기 제 1 가상 지연 라인 구성은 상기 M개의 칩 중 K개의 샘플을 포함하고,
    상기 제 2 가상 지연 라인 구성은 2개의 지연 라인을 포함하되, 각각의 지연 라인은 상기 M개의 칩의 절반 중 K개의 샘플을 포함하고, 상기 2개의 지연 라인 중 하나는 상기 제 1 신호 포트 및 상기 제 1 등화기 필터부에 연결되며, 상기 2개의 지연 라인 중 다른 하나는 상기 제 2 신호 포트 및 상기 제 2 등화기 필터부에 연결되고,
    상기 제 2 동작 모드는 간단한 다이버시티 구성을 포함하며,
    상기 제어 회로는 상기 입력 버퍼 모듈과 상기 결합 회로를 상기 제 1 동작 모드와 상기 제 2 동작 모드 사이에서 스위칭하고, 상기 통신 회로가 (i) 상기 제 1 동작 모드 동안 상기 제 1 모드 결합기 모듈 출력, 및 (ii) 상기 제 2 동작 모드 동안 상기 제 2 후치-등화기 프로세서 출력으로부터 취해지게 하도록 구성가능한
    통신 회로.
  8. 제 1 항에 있어서,
    상기 회로는 통신 회로 출력을 생성하도록 구성가능하며,
    N=4이고,
    L=1이며,
    상기 결합 회로는 상기 제 1, 제 2, 제 3 및 제 4 등화기 필터부 출력 모두를 상기 제 2 동작 모드 동안 상기 제 4 후치-등화기 프로세서 입력에 연결시키도록 구성가능하고,
    상기 결합 회로는 상기 제 1 동작 모드 동안 상기 제 1, 제 2, 제 3 및 제 4 후치-등화기 프로세서 출력에 연결되도록 구성가능한 제 1 모드 결합기 모듈을 더 포함하는
    통신 회로.
  9. 제 1 항에 있어서,
    상기 회로는 통신 회로 출력을 생성하도록 구성가능하며,
    N=4이고,
    L=2이며,
    상기 결합 회로는 상기 제 2 동작 모드 동안 상기 제 1 및 제 2 등화기 필터부 출력을 상기 제 2 후치-등화기 프로세서 입력에 연결시키고 상기 제 3 및 제 4 등화기 필터부 출력 모두를 상기 제 4 후치-등화기 프로세서 입력에 연결시키도록 구성가능하며,
    상기 통신 회로는 상기 제 1 동작 모드 동안 상기 제 1, 제 2, 제 3 및 제 4 후치-등화기 프로세서 출력에 연결되고 상기 제 2 동작 모드 동안 상기 제 2 및 제 4 등화기 프로세서 출력에 연결되도록 구성가능한 제 1 모드 결합기 모듈을 더 포함하는
    통신 회로.
  10. 제 1 항에 있어서,
    상기 제 1 동작 모드는 시공 전송 다이버시티(STTD) 모드인
    통신 회로.
KR1020060034116A 2005-04-15 2006-04-14 통신 회로 KR101333992B1 (ko)

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