JP2006304299A - 再構成可能である通信回路 - Google Patents

Abstract

【課題】ダイバーシチ機能を使用する第１モードとダイバーシチ機能を使用しない第２モードとを切り換えて動作可能な受信機において、イコライザ・フィルタ部の集積面積の縮小および消費電力の低減を行う。
【解決手段】Ｎ個のイコライザ・フィルタ部１０６と、結合回路１１４およびＮ個のポストイコライザ・プロセッサ１１２を備え、前記結合回路は、第１のモード動作時に前記Ｎ個のイコライザ・フィルタ部の出力と前記Ｎ個のポストイコライザ・プロセッサの入力とを対応させて結合させ、第２モード動作時には前記Ｎ個のイコライザ・フィルタ部の出力を前記Ｎ個のポストイコライザ・プロセッサのうちＬ個（ＬはＮより小さい）のポストイコライザ・プロセッサの入力に結合させるように構成する。
【選択図】図１

Description

本発明は、一般に通信回路に関し、より詳細には、少なくとも第１および第２の動作モードで動作するように再構成可能である回路に関する。

移動体無線通信装置は、通常、フェージングを補償するために用いる技法であるダイバーシティを使用する。空間ダイバーシティでは、複数の送信アンテナが使用され、各送信アンテナから各受信アンテナへの信号が互いに相関しない可能性が高くなるように空間を空けた。時間ダイバーシティでは、通信チャネルのコヒーレンス時間を超える時間間隔で情報が繰り返し送信され、したがって、独立したフェージング条件で複数の符号表現が受信され、ダイバーシティを提供する。時空間送信ダイバーシティ（ＳＴＴＤ）は空間および時間ダイバーシティを使用する。

ＳＴＴＤなどのダイバーシティ方式は、同じフィルタ遅延線に平行に配置され、デスクランバ／デスプレッダなどの対応するポストイコライザ・プロセッサを各々備えた複数のイコライザ・フィルタを使用できる。各イコライザ・フィルタおよびポストイコライザ・プロセッサは、通常、集積回路のチップ上の別々のハードウェア・ブロック内で実現される。ＳＴＴＤなどの１次ダイバーシティ・モードは常に使用されるわけではないので、追加のイコライザ・フィルタおよびポストイコライザ・プロセッサは空間と電力の浪費を表す。消費電力の問題を部分的に扱う解決策が提案されているが、これらには欠点があり、集積回路チップ上の空間の浪費には取り組んでいない。

したがって、１次ダイバーシティ・モードでない時に追加のイコライザ・フィルタのためにハードウェア・ブロックを使用でき、性能と消費電力との間に適切な折り合いをつける再構成可能である通信回路を提供することが望ましい。

一実施例で、本発明は従来技術で明らかにされたニーズに取り組む。一態様では、例示的な通信回路は少なくとも第１および第２の動作モードで動作可能である。回路はＮ個のイコライザ・フィルタ部とＮ個のポストイコライザとを含むことができる（Ｎは２以上の整数）。また、回路はイコライザ・フィルタ部の出力とポストイコライザ・プロセッサの入力との間に相互接続された結合回路を含むことができる。結合回路は第１の動作モードでイコライザ・フィルタ部の出力の各々とそれに対応するポストイコライザ・プロセッサの入力を結合できる。さらに、第２の動作モードでイコライザ・フィルタ部の出力をいくつかの異なる数のポストイコライザ・プロセッサ入力に結合することができる。

別の態様では、通信回路を動作させる例示的な方法は、Ｎ個のポストイコライザ・プロセッサに結合されたＮ個のイコライザ・フィルタ部を用いるダイバーシティ・モード構成で回路を動作させる工程と、命令に応答して、Ｎ個のイコライザ・フィルタ部がＮ個より少ないポストイコライザ・プロセッサに結合された回路を第２の動作モードに再構成する工程とを含むことができる。

本発明および本発明のより完全な理解ならびにさらなる特徴および利点は、以下の詳細な説明および図面を参照することで得られる。

例えば無線受信機内で使用するのに適した本発明の一態様による本発明の通信回路を含む本発明の装置を示す図１を参照する。回路は少なくとも第１および第２の動作モードで動作可能である。回路はＮ個のイコライザ・フィルタ部１０６を含む。Ｎは２以上の整数である。図示の実施形態では、Ｎは２に等しい。イコライザ・フィルタ部１０６は複合乗算蓄積回路１０８のバンクと、それぞれの回路バンク内の複合乗算蓄積回路の出力を加算する複合加算器１１０を任意選択で含むことができる。イコライザ・フィルタ部１０８の各々は入力と出力とを含むことができる。本発明の回路はさらに、各々が通常矢印で記号化された入力と出力とを有するＮ個のポストイコライザ・プロセッサ１１２をさらに含むことができる。本発明の回路はまたイコライザ・フィルタ部１０６とポストイコライザ・プロセッサ１１２の入力との間に相互接続された結合回路１１４を含むことができる。結合回路１１４は、第１の動作モードでイコライザ・フィルタ部１０６の出力の各々をそれに対応するポストイコライザ・プロセッサ１１２の入力の１つとの間に相互接続するように構成できる。すなわち、第１の動作モードでは、各イコライザ・フィルタ部１０６はそれに対応するポストイコライザ・プロセッサ１１２に接続されている。結合回路１１４はまた、第２の動作モードで、イコライザ・フィルタ部１０６の出力をポストイコライザ・プロセッサ１１２のＬ個のポストイコライザ・プロセッサ入力に結合するように構成できる。ＬはＮよりも小さい整数である。図１に示す例では、Ｌは１に等しい。したがって、第２の動作モードでは、第１のポストイコライザ・プロセッサ１１２は使用されないこともあるが、両方のイコライザ・フィルタ部１０６を使用でき、回路のダイ領域および／または電力をより有効利用できる。ただし、一般に、Ｌは第２の動作モードで使用するポストイコライザ・プロセッサの数を表す。

本明細書で使用する「結合」という単語は、直接の相互接続および間接の（すなわち、他の構成要素を介した）相互接続の両方を含む。さらに、特に断りのない限り、「結合」は永続的かつ選択的な（すなわち、スイッチまたはマルチプレクサを介した）結合を含む。

さらに、回路は、第１の動作モードでポストイコライザ・プロセッサ１１２のＮ個の出力に結合するように構成可能である第１のモードの結合器モジュール１１６を含む。第１の動作モードは、通常、ＳＴＴＤモードなどのダイバーシティ・モードである。その場合、第１のモードの結合器モジュール１１６は図１の実施例に示すＳＴＴＤ結合器でもよい。回路は、イコライザ・フィルタ部１０６の入力に結合され、第１の動作モードに関連する第１の仮想遅延線構成と第２の動作モードに関連する第２の仮想遅延線構成との間に再構成可能である入力バッファ・モジュール１１８をさらに含むことができる。本発明の回路は３つ以上のモードで動作可能であり、入力バッファ・モジュール１１８はいくつかの仮想遅延線構成間に再構成できる。入力バッファ・モジュール１１８は、任意選択として、入力バッファ書き込み論理１２０と、入力バッファ１２２と、入力バッファ読み出し論理１２４とを含むことができる。読み出し論理１２４はイコライザ・フィルタ部１０６の入力に結合できる。書き込み論理１２０、バッファ１２２、および読み出し論理１２４は適当な相互接続を介して相互に接続されている。

さらに、回路は、入力バッファ・モジュール１１８、最も好ましくは書き込み論理１２０および読み出し論理１２４に結合された制御回路１２６を含むことができる。制御回路１２６は結合回路１１４と、例えば、適したマルチプレクサ１２８と相互接続できる。制御回路１２６は、第１の動作モードで、第１のモードの結合器モジュール１１６から、また第２の動作モードの第２のポストイコライザ・プロセッサ１１２の出力から回路出力を取り出せるように、マルチプレクサ１２８を制御できる。なお、第１のイコライザ・フィルタ部１０６と第１のポストイコライザ・プロセッサ１１２は「０」として設計され、第２のイコライザ・フィルタ部１０６と第２のポストイコライザ・プロセッサ１１２は「１」として設計されている。制御回路１２６はまた第１および第２の動作モードと、任意の追加の動作モードのと間で入力バッファ・モジュール１１８および結合回路１１４を切り替えるように構成できる。制御回路１２６は、任意選択として、状態機械／マルチプレクサ制御装置１３０とアドレス指定可能なレジスタ１３２を含むことができる。アドレス指定可能なレジスタ１３２は、例えば、所望の動作モードのために適当な方法で回路自体を構成させる外部ソフトウェア１３４などの外部ソースから適当な信号を受信するように構成できる。

結合回路１１４は任意選択として、最大比結合器１３６および／または複合加算器１３８を含むことができる。結合器１３６および加算器１３８は各々、イコライザ・フィルタ部１０６の出力に結合された適当な入力ポートを有することができ、好ましくは選択的な方法で、第２のポストイコライザ・プロセッサ１１２の入力に相互接続された適当な出力を有することができる。そのような選択的な相互接続は、例えば、マルチプレクサ１４０によって提供できる。

要素１０６〜１３２および１３６〜１４０は通常、本発明の回路がその上に形成される単一の集積回路チップ上に実施される。チップはアドレス指定可能なレジスタ１３２が外部ソフトウェア１３４などから入力を受信できるように適当な相互接続を有することができる。ここまで論じてきた回路は、入力バッファ書き込み論理１２０の入力ポートなどの入力バッファ・モジュール１１８の入力ポートに結合された複数のアンテナ・モジュールを含むより大きい装置の一部でもよい。本明細書で使用する「アンテナ・モジュール」という用語は、アンテナプラス適当な相互接続を指すが、以下の図１３を参照して後で詳述する。アンテナ・モジュールは図１のアンテナ１４２で示唆されている。

入力バッファ・モジュール１１８および入力バッファ１２２を参照すると、上記のように、バッファ・モジュール１１８は異なる動作モードに対応するいくつかの異なる仮想遅延線構成を提供するように再構成可能である。これは、入力バッファ１２２をアドレス変換で単一の仮想バッファにマージされるいくつかの物理バッファに分割することで達成できることが理解されよう。そのようなアドレス変換は入力バッファ書き込み論理１２０および入力バッファ読み出し論理１２４によって実行できる。例えば、入力バッファ１２２は２つの物理バッファを含み、Ｍ個のチップ分のデータが利用可能な時には、範囲０、Ｍ−１の範囲のアドレスを受け入れることができ、各物理バッファはＭ／２個のチップを保持し、論理は入力アドレスを変換して信号が２つの物理バッファにアクセスできるようにする。読み出し論理１２４は例えばマルチプレクサを備えて２つの物理バッファのどちらからデータを読み出すかを決定できる。

いくつかの異なる可能な構成での図１の回路および装置の動作について説明する。図１〜５を参照して、図１の要素に似た図２〜５の各々の要素はそれぞれ１００、２００、３００および４００ずつ増加することに留意されたい。また、「チップ」は、例えば、符号分割多重接続（ＣＤＭＡ）を使用する時の拡散符号で乗算されたデータ・シンボルであることに留意されたい。第３世代パートナシップ・プロジェクト（３ＧＰＰ）ユニバーサル移動体電話システム（ＵＭＴＳ）技術仕様２５．２１１に規定されるものなどＳＴＴＤ構成では、チップは複合スクランブリング符号でさらに乗算されることも可能であった。これは３ＧＰＰ標準２５．２１３に説明されている。

続けて図１を参照し、さらに図２を参照して、第１の動作モード（好ましくは１次ダイバーシティ・モード、最も好ましくはＳＴＴＤモード）で、入力バッファ・モジュール１１８で形成された仮想遅延はＭ個のデータ・チップのＫ個のサンプルを含む。ＫはＭより小さくなければならない。本明細書で使用する「１次ダイバーシティ・モード」と言う用語は、ほぼすべてのイコライザ・フィルタ部とポストイコライザ・プロセッサが設計上使用されるダイバーシティを使用する動作モードを指す。１次モード以外の動作モードもダイバーシティを利用できる。結合回路１１４のマルチプレクサ１４０は第２のイコライザ・フィルタ部１０６の出力を第２のポストイコライザ・プロセッサ１１２に直接供給し、両方のイコライザ・プロセッサの出力は第１のモードの結合器１１６に送信される。マルチプレクサ１２８は第１のモードの結合器１１６の出力からの回路出力を選択する。

再度図１を参照し、さらに図３を参照して、別の動作モードでは、バッファ・モジュール１１８は３１８に示すようにＭ個のチップのＫ個のサンプルとの仮想遅延線を表す。マルチプレクサ１４０は第２のイコライザ・フィルタ部１０６の出力を第２のポストイコライザ・プロセッサ１１２に直接供給し、マルチプレクサ１２８は第２のポストイコライザ・プロセッサ１１２から直接回路出力を取り出す。なお、図３に示す構成は図１に示す回路から形成できる「標準ショート」構成であり、ただ第１のイコライザ・フィルタ部１０６とポストイコライザ・プロセッサ１１２を使用しないという方法に対応し、この方法は前述したように電力とチップ空間の浪費のためにしばしば比較的望ましくないと考えられている。ただし、例示的な本発明の回路は所望であればそのような形で構成できる。

続けて図１を参照し、さらに図４を参照して、本発明の回路のさらに別の動作モードで、入力バッファ・モジュール１１８は、４１８に示すように、Ｍ個のチップの２Ｋ個のサンプルを保持する仮想遅延線として構成することができる。マルチプレクサ１４０は第２のポストイコライザ・プロセッサ１１２に供給する複合加算器１３８の出力を選択する。この結果、第１および第２のイコライザ・フィルタ部４０６が、図２に示す第１の動作モードの第１および第２のイコライザ・フィルタ部４０６の長さと比較して２倍の長さの単一のイコライザ・フィルタとして効率的に機能する図４に示す「ロング」構成が得られる。

さらに図１を参照し、また図５も参照すると、図１の本発明の回路のさらに別の動作モードが示されている。上記のように、入力バッファ１２２は複数の個別の物理バッファから実施できる。このケースでは、入力バッファ１２２は各々がＭ／２個の利用可能なチップのＫ個のサンプルを保持する２つの物理バッファを含むことができる。マルチプレクサ１４０は最大比結合器１３６の出力を第２のポストイコライザ・プロセッサ１１２に供給するように選択できる。この結果、図５に示す簡単な双方向ダイバーシティ構成が得られる。すなわち、通常、空間ダイバーシティのみを使用する。図２、３、４の構成は各々、単一のアンテナ１４２（対応する回路を備えた）を使用するが、図５の構成は２つのアンテナ１４２と対応する回路とを使用する。

本発明の回路は、図２に示すような第１の動作モードと図示の他の動作モードのいずれかとの間で切り替わるように示された任意の所望の機能を含むことができ、複数の動作モードを有することができることが理解されよう。所望であれば、最大比結合器１３６および複合加算器１３８の出力を異なるモードの異なるポストイコライザ・プロセッサ１１２に相互接続できる。ただし、両方を第２のポストイコライザ・プロセッサ１１２などの同じプロセッサに接続して単一のマルチプレクサ１４０の使用中にモード切り替えを実行できるようにすることが最も効率的と考えられている。

上記のように、イコライザ・フィルタ部１０６の２以上の任意の数Ｎを使用できる。多くの場合、第２のモードで使用するポストイコライザ・プロセッサの数Ｌを、１に等しくなるように選択することが有利である。この場合、１対Ｎの構成が得られる、すなわち、第２のモードでは、Ｎ個のイコライザ・フィルタ部が単一のポストイコライザ・プロセッサに供給する。

その他の場合、Ｌを偶数の整数とし、同じ数のイコライザ・フィルタ部を第２の動作モードで使用するＬ個のポストイコライザ・プロセッサの入力の各々に結合するように結合回路を構成可能にし、例えば２×２、２×３、２×４、４×２などの構成を形成することが有利である。第１の番号はＬであり、第２の番号は第２のモードで使用するＬ個のポストイコライザ・プロセッサの各々に供給するイコライザ・フィルタ部の数を指す。大文字Ｌの１つまたは複数の値と、結合回路１１４のさまざまな構成は予測される異なる動作条件での性能と消費電力との適当な工学技術的妥協点（エンジニアリングトレードオフ）に基づいて構成・選択できる。

図６に参照すると、図６は本発明で使用可能なポストイコライザ・プロセッサ６１２の１つの好ましい形態を示す。プロセッサ６１２は、デスクランバ６４４に結合された入力６４２を有し、デスクランバは、デスプレッダ６４６に結合される。入力６４２はまたデスクランバ６４４とデスプレッダ６４６と並列にチャネル・エスティメータ６４８にも結合されている。チャネル・エスティメータ６４８およびデスプレッダ６４６からの出力は、ポストイコライザ・プロセッサ６１２のために所望の出力６５４を生成するデマッパ６５２に結合された符号デローテータ６５０に供給できる。いずれにせよ、要素の適当な入力および出力は矢印で示されている。デスクランバ６４４は、所与の方式で使用されたスクラングリング符号の共役をイコライザ・フィルタ部１０６の出力に乗算することができる。デスプレッダ６４６はデスクランブラ６４４の出力に拡散符号を乗算でき、拡散係数に等しいいくつかのデータ・チップにわたって積分できる。デスプレッダ６４６の出力はチャネルひずみがある推測符号である。チャネル・エスティメータ６４８はイコライザ・フィルタ部１０６の出力を事前定義されたビット・シーケンスを搬送するダウンリンク・チャネルであるパイロット・チャネルと相関させる。そのようなパイロット・チャネルは通常セル全体に同報通信され、携帯電話などのユーザ装置は装置と送信アンテナの間のチャネル状態を判定できる。ＳＴＴＤなどの送信ダイバーシティが使用されるケースでは、異なったビット・シーケンスが２つの送信アンテナで送信できる。チャネル・エスティメータ６４８の出力はチャネルが導入した位相および振幅歪である。符号デローテータ６５０はチャネル・エスティメータ６４８の出力の共役をデスプレッダ６４６の出力で乗算する。デマッパ６５２は対数尤度方法を用いて、入力される最尤データ・ビット・ストリームを予測する。

例えば無線受信機で使用するのに適した本発明の代替実施形態を示す図７を参照する。図ではイコライザ・フィルタ部７０６とポストイコライザ・プロセッサ７１２の数Ｎが４に等しい。第１〜第４のポストイコライザ・プロセッサは０、１、２、３と番号が振られ、図１の要素と同様の図７の要素には６００増分された同じ参照符号が割り当てられていることに留意されたい。図７の実施形態では、結合回路７１４は追加ハードウェアのために結合回路１１４と比べて追加の要素を有する。特に、結合回路７１４は、最大比結合器７６８、７７０、７７２で形成される最大比結合器構成と、複合加算器７６２、７６４、７６６で形成される複合加算器構成を含むことができる。３つのマルチプレクサ７７４、７７６、７７８が結合回路７１４の部分として提供できる。その他の追加の要素は、ＳＴＴＤ結合器７８０、７８２などの追加の結合器とマルチプレクサ７８４、７８６を含むことができる。したがって、第１のモード（上述のように好ましくは１次ダイバーシティ・モード、最も好ましくはＳＴＴＤモード）での動作時には、第１のモードの結合器モジュール７１６はマルチプレクサ７８４で結合器７８０の出力と、マルチプレクサ７８６で結合器７８２の出力を選択することでプロセッサ７１２の第１、第２、第３および第４のポストイコライザ・プロセッサ出力に結合できる。回路の出力はマルチプレクサ７２８で選択して第１のモードの結合器モジュール７１６から取り出すことができる。すべての構成要素の入力および出力は図７に矢印で示されている。上記の第１のモードでは、各イコライザ・フィルタ部７０６はそれに対応するポストイコライザ・プロセッサ部７１２に接続できる。これはマルチプレクサ７７４で第２のイコライザ・フィルタ部７０６の出力を選択し、マルチプレクサ７７６で第４のイコライザ・フィルタ部７０６の出力を選択し、マルチプレクサ７７８でマルチプレクサ７７６の直接出力を選択することで達成できる。各マルチプレクサは、制御回路７２６に結合することができる。

いくつかの異なる可能な構成での図７の回路の動作について図７〜１２を参照して説明する。図７の要素と同様の図８〜１２の各々の要素は、それぞれ１００、２００、３００、４００、５００だけ増分された同じ参照符号を割り当てられている。上記の第１の動作モードでは、Ｌは１に等しいことが理解されよう。続けて図７を参照し、さらに図８を参照すると、上記のＮが４に等しくＬが１に等しい構成が示され、入力バッファが形成する仮想遅延線構成はブロック８１８に示すようにＭ個の利用可能なチップのうちＫ個を含むことが理解されよう。

図７を参照し、さらに図９を参照すると、図７の回路の別の代替動作モードで、イコライザ・フィルタ部７０６の各々が複合加算器７６２、７６４、７６６で構成される複合加算器構成を介して第４のポストイコライザ・プロセッサ７１２に接続され、マルチプレクサ７７４および７７６が複合加算器７６２、７６４の出力を選択し、マルチプレクサ７７８が複合加算器７６６の出力を選択する。図９の要素９８８は上記の複合加算器構成に対応する。図９に示すモードでの動作の仮想遅延線構成は、ブロック９１８に示すように、Ｍ個のチップのうち４Ｋ個を含む（４ＫはＭより小さくなければならない）。第１、第２、第３および第４のイコライザ・フィルタ部９０６は図８に示す第１の動作モードのイコライザ・フィルタ部７０６の長さと比較して４倍の長さの単一のイコライザ・フィルタとして効率的に機能する（すなわち、図９は「ロング」構成を示す）ことが理解されよう。図９に示すモードでの動作で、制御回路７２６はマルチプレクサ７８６、７２８に回路の出力を直接第４のポストイコライザ・プロセッサ７１２、９１２から取り出させる。制御回路７２６はまた、複合加算器構成９８８を形成する複合加算器７６２、７６４、７６６の出力を選択させる適当なコマンドをマルチプレクサ７７４、７７６、７２８に送信する。また制御回路７２６は図１に関して上述したのと同様の方法で入力バッファ・モジュール７１８の再構成を実行する。

図７を参照し、さらに図１０を参照すると、図７の回路の別の可能な動作モードが示されている。そのようなモードは簡単な４方向ダイバーシティ・モードとして特徴付けられる。図１０に示す動作モードでは、制御回路７２６は最大比結合器７６８、７７０、７７２を使用する最大比結合器構成に結合回路７１４を構成する。マルチプレクサ７７４、７７６は最大比結合器７６８、７７０の出力を選択し、マルチプレクサ７７８は最大比結合器７７２の出力を選択して図１０の要素１０９０として示す最大比結合器構成を形成する。各マルチプレクサは制御回路７２６の影響下で動作する。この場合、入力バッファ・モジュール７１８は、各々Ｍ個のチップの４分の１のＫ個のサンプルを含む４つの遅延線を含む仮想遅延線構成を有する。これは図１０の要素１０１８に示されている。入力バッファ・モジュール７１８の入力バッファ７２２は、図７の４つのアンテナ７４２に示すように各々が別々のアンテナ・モジュールに接続された４つの物理バッファとして実現できる。

図７の回路はＬ＝２で構成できることが理解されよう。例えば、第２および第４のポストイコライザ・プロセッサ７１２が使用される動作モードを採用できる。結合回路７１４は、第１および第２のイコライザ・フィルタ部７０６の出力を第２のポストイコライザ・プロセッサ７１２に結合でき、第３および第４のイコライザ・フィルタ部７０６の出力を第４のポストイコライザ・プロセッサ７１２に結合できる。そのような相互接続は、例えば、２つの最大比結合器７６８、７７０または２つの複合加算器７６２、７６４を介し、これらの要素の出力をそれぞれマルチプレクサ７７４、７７６で選択し、ついでマルチプレクサ７７８でマルチプレクサ７７６の出力を選択することで可能である。結合器７１６は、第２および第４のポストイコライザ・プロセッサ７１２の出力をそれぞれマルチプレクサ７８４、７８６で選択することで第２および第４のポストイコライザ・プロセッサ７１２に結合できる。選択はすべて制御回路７２６の影響下で実行できる。

図７を参照し、さらに図１１を参照すると、複合加算器７６２、７６４が使用される時には、図１１に示す有効な構成が得られる。入力バッファ・モジュール７１８はＭ個のチップの２Ｋのサンプルを保持する仮想遅延線１１１８を形成できる。マルチプレクサ７２８は結合器７１６の出力を選択する。第１および第２のイコライザ・フィルタ部１１０６は第１の動作モードの第１および第２のイコライザ・フィルタ部の長さと比較して２倍の長さの単一のイコライザ・フィルタとして有効に機能し、また、第３および第４のイコライザ・フィルタ部も、図８に示す第１の動作モードのその長さと比較して２倍の長さの単一のイコライザ・フィルタとして同様に機能することが理解されよう。

図７を参照し、さらに図１２を参照すると、最大比結合器７６８、７７０が選択されると、図１２に示す有効な構成が得られる。入力バッファ・モジュール７１８は、各々がＭ個のチップの４分の１のＫ個のサンプルを有する２つの遅延線を含む仮想遅延線構成１２１８を形成できる。遅延線の１つは第１および第３のイコライザ・フィルタ部に結合でき、別の遅延線は第２および第４のイコライザ・フィルタ部に結合できる。

図１３を参照すると、図１および７の要素と同様の要素の参照符号がそれぞれ１２００および、６００だけ増分されている。本発明は、アンテナ１３４２およびそれに対応する入力バッファ書き込み論理１３２０への適切な相互接続を含むアンテナ・モジュールを使用できる。通常、アンテナ１３４２によって受信された信号を入力バッファ書き込み論理１３２０に入力する前に処理するために、発振器１２９２およびアナログ−ディジタル変換器１２９４が通常使用されることが理解されよう。本明細書に記載の、本発明の通信回路のいずれも、入力バッファ書き込み論理１２０、７２０の対応する入力ポートに結合されたアンテナ・モジュール１３００などの適したアンテナ・モジュールを備えたより大きい通信装置の一部として形成できる。そのようなポートは図１および７にそれぞれ入力矢印で示されている。図８、９および１１に示す構成は単一のアンテナ・モジュールを使用し、図１０の構成は４つのアンテナ・モジュールを使用し、図１２の構成は２つのアンテナ・モジュールを使用している。

図１４を参照すると、本発明の通信回路を動作させる方法を示す流れ図１４００が示されている。工程１４０２で、回路は、Ｎ個のイコライザ・フィルタ部を備え（Ｎは２以上）、イコライザ・フィルタ部の各々がＮ個のポストイコライザ・プロセッサのそれぞれに結合されたＳＴＴＤモード構成で動作する。工程１４０４で、コマンドに応答して、回路は、Ｎ個のイコライザ・フィルタ部が第２のモード構成で使用するＮより少ないＬ個のポストイコライザ・プロセッサに結合された第２のモードに再構成される。工程１４０６で、Ｎ個のイコライザ・フィルタ部を使用して回路が第２のモードで動作する。工程１４０８は、適宜、例えば、さらにコマンドを受信したらモードを切り替えることができることを示す。有利なことに、さまざまな動作モード／構成を切り替えるそのような機能は本明細書に記載の回路のいずれにも使用できる。

本明細書に記載した本発明の技法の少なくとも一部は集積回路内で実施できる。集積回路を形成する際、通常、半導体ウェーハの表面に複数の同一のダイが繰り返しパターンで製作される。各ダイは本明細書に記載する回路全体または要素を含むことができ、その他の構造体または回路を含むこともできる。個々のダイは、ウェーハから切り取られる、またはダイシングされ、次いで、集積回路としてパッケージされる。ウェーハを切り分けてダイをパッケージングして集積回路を製造する方法は当業者には明らかであろう。そのように製造された集積回路は本発明の一部と考えられる。

以上、本明細書に本発明の実施例を記載してきたが、本発明はこれらの具体的な実施形態に限定されず、当業者は、添付の特許請求の範囲に定義する本発明の範囲を逸脱することなく、本発明をさまざまに変更、修正することができる。

本発明の回路および装置の一実施形態を示すブロック図である。 図１の回路の第１の動作モードでの動作を示すブロック図である。 図１の回路の別の動作モードでの動作を示すブロック図である。 図１の回路のさらに別の動作モードでの動作を示すブロック図である。 図１の回路のさらに別の動作モードでの動作を示すブロック図である。 本発明のポストイコライザ・プロセッサの好ましい形態のブロック図である。 本発明の回路および装置の別の実施形態のブロック図である。 図７の回路の第１の動作モードでの動作を示すブロック図である。 図７の回路の別の動作モードでの動作を示すブロック図である。 図７の回路のさらに別の動作モードでの動作を示すブロック図である。 図７の回路のさらに別の動作モードでの動作を示すブロック図である。 図７の回路のさらに別の動作モードでの動作を示すブロック図である。 本発明での使用に適したアンテナ・モジュールのブロック図である。 本発明の一態様による通信回路を動作させる例示的な方法工程を示す流れ図である。

Claims (10)

1. 少なくとも第１および第２の動作モードで動作可能な通信回路において、
   各々がイコライザ・フィルタ部の出力を有し、Ｎが少なくとも２に等しい整数である、Ｎ個のイコライザ・フィルタ部と、
   各々がポストイコライザ・プロセッサの入力とポストイコライザ・プロセッサの出力とを有するＮ個のポストイコライザ・プロセッサと、
   前記イコライザ・フィルタ部の出力と前記ポストイコライザ・プロセッサの入力との間に相互接続される結合回路であって、
   前記イコライザ・フィルタ部の出力の各々を前記第１の動作モードの前記ポストイコライザ・プロセッサの入力の対応する入力に結合するように、また
   前記イコライザ・フィルタ部分の出力を前記第２の動作モードで使用する前記Ｎ個のポストイコライザ・プロセッサのうちＬ個の（ＬはＮより小さい）プロセッサのＬ個のポストイコライザ・プロセッサの入力に結合するように構成可能である結合回路とを含む通信回路。
2. 前記回路が集積回路として形成されている請求項１に記載の通信回路。
3. Ｌが偶数の整数であり、前記結合回路が同じ数の前記イコライザ・フィルタ部の出力を前記第２の動作モード中に前記Ｌ個のポストイコライザ・プロセッサの入力の各々に結合するように構成可能である請求項１に記載の通信回路。
4. 性能と消費電力との工学技術的妥協点に基づいて前記結合回路が構成可能で、Ｌが事前選択される請求項１に記載の通信回路。
5. 前記イコライザ・フィルタ部が複数の入力を有し、
   Ｎ＝２であり、
   Ｌ＝１であり、
   前記第１の動作モードの前記Ｎ個のポストイコライザ・プロセッサの出力に結合するように構成可能である第１のモードの結合器モジュールと、
   前記イコライザ・フィルタ部の前記入力に結合された入力バッファ・モジュールであって、前記第１の動作モードに関連する第１の仮想遅延線構成と前記第２の動作モードに関連する第２の仮想遅延線構成との間に再構成可能である仮想遅延線を形成する入力バッファ・モジュールとをさらに含む請求項１に記載の通信回路。
6. 前記入力バッファ・モジュールと前記結合回路とに結合された制御回路をさらに含み、
   前記第１のモードの結合器モジュールが第１のモードの結合器モジュール出力を有し、
   前記結合回路が結合回路の複合加算器を含み、
   前記入力バッファ・モジュールがＭ個の利用可能なデータ・チップを含み、
   前記第１の仮想遅延線構成が前記Ｍ個のチップのＫ個のサンプルを含み、
   前記第２の仮想遅延線構成が前記Ｍ個のチップの２Ｋ個のサンプルを含み、
   前記第１および第２のイコライザ・フィルタ部が、前記第２の動作モードで前記第１の動作モードの前記第１および前記第２のイコライザ・フィルタ部の長さと比較して２倍の長さの単一のイコライザ・フィルタとして有効に機能するように構成可能であり、
   前記制御回路が、前記入力バッファ・モジュールと前記結合回路とを前記第１および第２の動作モードの間で切り替え、通信回路の前記出力を（ｉ）前記第１の動作モードでは前記第１のモードの結合器モジュールの出力および（ｉｉ）前記第２の動作モードでは前記第２のポストイコライザ・プロセッサの出力から取り出すように構成可能である請求項５に記載の通信回路。
7. 前記入力バッファ・モジュールと前記結合回路とに結合された制御回路をさらに含み、
   前記入力バッファが前記通信回路の外部の第１および第２のアンテナから第１および第２の信号を受信する第１および第２の信号ポートと共に構成可能であり、
   前記第１のモードの結合器モジュールが第１のモードの結合器モジュールの出力を有し、
   前記結合回路が結合回路の最大比結合器を含み、
   前記入力バッファ・モジュールが前記Ｍ個の利用可能なデータ・チップを含み、
   前記第１の仮想遅延線構成がＭ個のチップのＫ個のサンプルを含み、
   前記第２の仮想遅延線構成が２つの遅延線を含み、その各々が前記Ｍ個のチップの半分のＫ個のサンプルを含み、前記２つの遅延線の１つが前記第１の信号ポートおよび前記第１のイコライザ・フィルタ部に結合され、前記２つの遅延線のもう１つが前記第２の信号ポートおよび前記第２のイコライザ・フィルタ部に結合され、
   前記第２の動作モードが簡単なダイバーシティ構成を含み、
   前記制御回路が前記入力バッファ・モジュールと前記結合回路とを前記第１および第２の動作モード間で切り替え、通信回路の前記出力を（ｉ）前記第１の動作モードでは前記第１のモードの結合器モジュールの出力および（ｉｉ）前記第２の動作モードでは前記第２のポストイコライザ・プロセッサの出力から取り出すように構成可能である請求項５に記載の通信回路。
8. 通信回路の出力を生成するように構成可能であり、
   Ｎ＝４であり、
   Ｌ＝１であり、
   前記結合回路が前記第１、第２、第３および第４のイコライザ・フィルタ部の出力を前記第２の動作モードの前記第４のポストイコライザ・プロセッサの入力に結合するように構成可能であり、
   通信回路が前記第１の動作モードの前記第１、第２、第３および第４のイコライザ・フィルタ部の出力に結合するように構成可能である第１のモードの結合器モジュールをさらに含む請求項１に記載の通信回路。
9. 通信回路の出力を生成するように構成可能であり、
   Ｎ＝４であり、
   Ｌ＝２であり、
   前記結合回路が、前記第１の動作モードでは前記第１および第２のイコライザ・フィルタ部の両方の出力を前記第２のポストイコライザ・プロセッサの入力に結合し、前記第２の動作モードでは前記第３および第４のイコライザ・フィルタ部の両方の出力を前記第４のポストイコライザ・プロセッサの入力に結合するように構成可能であり、
   通信回路が前記第１の動作モードでは前記第１、第２、第３および第４のポストイコライザ・プロセッサの出力に結合し、前記第２の動作モードでは前記第２および第４のポストイコライザ・プロセッサの出力に結合するように構成可能である第１のモードの結合器モジュールをさらに含む請求項１に記載の通信回路。
10. 前記第１の動作モードが時空間送信ダイバーシティ（ＳＴＴＤ）モードである請求項１に記載の通信回路。
    

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