KR20060105643A - 반도체 장치 및 그 구동방법 - Google Patents

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KR20060105643A
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요시노부 아사미
료지 노무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 단순한 구조의 메모리를 포함하는 반도체 장치를 제공하고, 싼 반도체 장치, 및 그 제작방법, 및 구동방법의 제공을 과제로 한다. 유기 화합물을 포함하는 층을 유전체로서 가지는 메모리로서, 한 쌍의 전극에 전압을 인가하는 것에 의해서, 한 쌍의 전극 사이에 급준(急峻)한 체적변화(기포발생 등)를 따르는 상태변화를 일으키게 한다. 이 상태변화에 의거하는 작용력에 의해서, 한 쌍의 전극 사이에서의 단락을 조장시키는 것을 특징으로 한다. 구체적으로는, 상기 기억소자에 기포발생영역을 형성하고, 상기 제1 도전층과 상기 제2 도전층의 사이에 기포를 발생시킨다.
반도체 장치, 메모리, 기포, 도전층, 단락

Description

반도체 장치 및 그 구동방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
도 1은 전압인가 전후에 있어서의 본 발명의 기억소자의 상태를 나타내는 단면도.
도 2는 기포의 발생의 상태를 나타내는 단면도.
도 3은 기포의 형성개소의 TEM사진을 나타내는 도면.
도 4는 패시브 매트릭스형의 기억 장치를 나타내는 도면 및 독출 회로를 나타내는 도면.
도 5는 액티브 매트릭스형의 기억 장치를 나타내는 도면.
도 6은 액티브 매트릭스형의 기억 장치를 나타내는 단면도.
도 7은 전류전압특성을 설명하는 도면 및 독출 회로를 나타내는 도면.
도 8은 본 발명의 반도체 장치의 단면도.
도 9는 본 발명의 반도체 장치의 구성예 및 그것을 가지는 전자 기기를 설명하는 도면.
도 10은 본 발명의 반도체 장치의 사용형태에 관해서 설명하는 도면.
도 11은 기포의 형성개소의 일부 확대도와, EDX의 스펙트럼 측정을 하는 개소를 나타내는 TEM사진도.
도 12는 EDX의 스펙트럼 측정의 결과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11a: 제1 도전층 11b: 제1 도전층 12: 격벽
13a: 유기 화합물을 포함하는 층 13b: 유기 화합물을 포함하는 층
14: 제2 도전층 15: 단락개소 16: 기포
20: 절연표면을 가지는 기판 21a: 제1 도전층 21b: 제1 도전층
21c: 제1 도전층 22: 격벽 23a: 유기 화합물을 포함하는 층
23b: 유기 화합물을 포함하는 층 23c: 유기 화합물을 포함하는 층
24a: 제2 도전층 24b: 제2 도전층 24c: 제2 도전층
26: 기포 300: 기판 301a: 절연층 301b: 절연층
306a: 제1 도전층 306b: 제1 도전층 307a: 격벽(절연층)
307b: 격벽(절연층) 307c: 격벽(절연층) 308: 절연층
309: 절연층 310a: 트랜지스터 310b: 트랜지스터 311: 절연층
312: 절연층 313: 제2 도전층 314: 절연층 315a: 기억소자
315b: 기억소자 316: 절연층 320a: 트랜지스터 320b: 트랜지스터
330: 트랜지스터부 340: 트랜지스터부 341: 도전층 342: 도전층
343: 도전층 416: 기억장치 421: 메모리 셀
422: 메모리 셀 어레이
423: 인터페이스 424: 워드선 구동회로 424a: 로 디코더
424b: 레벨 시프터 426: 비트선 구동회로 426a: 컬럼 디코더
426b: 독출회로 426c: 셀렉터 446: 저항소자 447: 센스앰프
500: 절연표면을 가지는 기판 501a: 제1 하지절연층
501b: 제2 하지절연층 502: 제2 배선 502a: 게이트 전극층
502b: 게이트 전극층 504a: 반도체층 504b: 반도체층
505a: 제1 배선 505b: 제1 배선 506a: 제1 도전층
506b: 제1 도전층 507: 격벽(절연층) 508: 게이트 절연층
509: 제1 층간 절연층 511: 제2 층간 절연층
512: 유기 화합물을 포함하는 층 513: 제2 도전층 514: 보호층
516: 기억장치 521: 메모리 셀 522: 메모리 셀 어레이
523: 인터페이스 524: 워드선 구동회로 524a: 로 디코더
524b: 레벨 시프터 526: 비트선 구동회로 526a: 컬럼 디코더
526b: 독출회로 526c: 셀렉터 540: 트랜지스터540a: 트랜지스터
540b: 트랜지스터 541: 기억소자 541a: 기억소자 541b: 기억소자
546: 트랜지스터 547: 센스앰프 551: 전류전압특성
552: 기억소자부 전류전압특성 553: 전류전압특성 554: 교점
555: 교점 611: 전원회로 612: 클록발생회로
613: 데이터 복조/변조 회로 614: 제어회로 615: 인터페이스 회로
616: 기억 회로 617: 데이터 버스 618: 안테나(안테나 코일)
619: 리더/라이터 620: 반도체 장치 621: 센서 622: 센서회로
700: 케이스 701: 패널 702: 하우징 703: 프린트 배선기판
704: 조작 버튼 705: 배터리 706: 케이스 708: 접속 필름
709: 화소영역 910: 반도체 장치
본 발명은, 데이터의 기억이나 데이터의 송수신이 가능한 반도체 장치, 그 제작방법, 및 구동방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반을 가리키고, 전기광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
근년, 전자파 또는 전파를 이용하고, 비접촉으로 데이터를 송수신하는 반도체 장치의 개발이 진행되고 있어서, 이들의 반도체 장치는 RF(Radio Frequency) 태그, 무선 태그, 전자 태그, 트랜스폰더 등으로 불린다. 현재 실용화되고 있는 반도체 장치는, 반도체 기판을 이용한 회로(IC (Integrated Circuit) 칩이라고 불린다)와 안테나를 가지는 것이 대부분이어서, 해당 IC칩에는 메모리나 제어 회로가 만들어 넣어져 있다.
비접촉으로 데이터의 송수신이 가능한 반도체 장치는 철도 승차 카드나 전자 화폐 카드 등의 일부에서는 보급하고 있지만, 더욱더 보급하기 위해서는, 싼 반도체 장치를 제공하는 것이 급무의 과제였다. 상기의 실정을 감안하여, 본 발명은, 단순한 구조의 메모리를 포함하는 반도체 장치를 제공하고, 싼 반도체 장치 및 그 제작방법의 제공을 과제로 한다.
본 발명은, 유기 화합물을 포함하는 층을 유전체로서 가지는 메모리로 하고, 한 쌍의 전극 사이에 전압을 인가하는 것에 의해서, 한 쌍의 전극 사이에 급준(急峻)한 체적변화(기포발생 등)를 따르는 상태변화를 일으키게 한다. 이 상태변화에 의거하는 작용력에 의해서, 한 쌍의 전극 사이에서의 단락을 조장시키는 것을 특징으로 한다.
본 명세서에서 개시하는 발명의 구성은, 제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향에 수직한 제2 방향에 늘어나는 복수의 워드선과, 기억소자를 가지고, 상기 기억소자는, 상기 비트선을 구성하는 제1 도전층과, 유기 화합물을 포함하는 층과, 상기 워드선을 구성하는 제2 도전층과의 적층구조로 구성되고, 상기 기억소자는, 기포발생영역을 가지고, 상기 제1 도전층과 상기 제2 도전층의 사이에 기포를 발생시키는 것을 특징으로 하는 반도체 장치이다.
또한, 기포발생영역은, 기억소자를 구성하는 제1 도전층의 일부, 유기 화합물을 포함하는 층의 일부, 또는 제2 도전층의 일부로 하여도 좋다. 예를 들면, 유 기 메모리의 제1 도전층 재료로서, 열로 기포가 발생하기 쉬운 전도재료를 이용할 수 있다. 또, 제1 도전층에 질소나 아르곤 등의 불활성 원소를 도핑할 수도 있다. 스퍼터법을 이용해서 제1 도전층을 형성할 때에, 질소나 아르곤 등의 불활성 원소를 포함한 분위기 중에서 성막하고, 제1 도전층 안에 불활성 원소를 포함시킬 수도 있다.
또, 유기 화합물을 포함하는 층의 일부를 기포발생영역으로 하는 경우, 유기 메모리의 유전체로서, 한 쌍의 전극 사이에 전압을 인가하는 것으로 생긴 줄열 등에 의해 기포가 발생하기 쉬운 재료를 이용하면 좋다. 예를 들면, 전자가 공급되면 분해하고 가스가 발생하는 유기물, 대표적으로는 카르본산염(안식향산 암모늄, 테트라부틸암모늄아세테이트 등)을 이용할 수 있다. 또, 도포법을 이용해서 유기 화합물을 포함하는 층을 형성했을 경우, 도포 공정에서 기화하기 쉬운 용매를 이용하기 때문에, 한 쌍의 전극 사이에 전압을 인가하는 것으로 생기는 줄 열 등에 의해서 기포가 발생하기 쉬워진다.
또, 유기 화합물을 포함하는 층의 용해할 때의 유동성이 커지면 기포가 발생하기 쉬워진다. 그러므로, 유기 화합물을 포함하는 층에는, 전압인가시에 용해하기 쉬워지도록 유리 전이온도가 낮은 재료를 이용하는 것이 바람직하고, 본 발명의 다른 구성은, 제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향과 수직한 제2 방향에 늘어나는 복수의 워드선과, 기억소자를 가지고, 상기 기억소자는, 상기 비트선을 구성하는 제1 도전층과, 유기 화합물을 포함하는 층과, 상기 워드선을 구성하는 제2 도전층과의 적층구조로 구성되고, 상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 oC ~ 200 oC, 바람직하게는 50oC~ 100 oC인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치이다. 유기 화합물의 유리 전이온도가 50 oC미만이면, 유기 메모리의 초기특성이 불안정이 되기 쉽고, 외부(메모리의 주변에 설치되는 집적회로, IC, 패널, 배터리 등)로부터의 발열의 영향을 받을 우려가 있다. 또, 유기 화합물의 유리 전이온도가 200 oC보다 높은 경우, 높은 전압치 또는 긴 시간으로 전압을 인가하지 않으면, 용해하기 어렵기 때문에, 유동성이 작고, 기포가 발생하기 어려워진다.
또, 증착법을 이용해서 유기 화합물을 포함하는 층을 형성할 때에, 질소나 아르곤등의 불활성 원소를 포함하는 분위기중에서 성막하고, 질소나 아르곤 등의 불활성 원소를 층 안에 포함하여도 좋다. 특히, 증착법으로 형성된 유기 화합물을 포함하는 층은, 유리 전이온도가 200 oC이하라면 낮고, 100 oC ~ 300 oC의 가열온도로 액화나 기화시킬 수 있다.
또, 유기 메모리의 제2 도전층 재료로서, 열로 기포가 발생하기 쉬운 도전재료를 이용하여도 좋다. 증착법을 이용해서 제2 도전층을 형성할 때에, 질소나 아르곤 등의 불활성 원소를 포함하는 분위기중에서 성막하고, 제2 도전층 안에 불활성 원소를 포함하여도 좋다.
또, 상기 각 구성에서, 상기 반도체장치는, 상기 제1 도전층과 상기 제2 도전층의 사이에 전압을 인가해서 상기 기포발생영역에서 기포를 발생시키고, 기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시키고 기억소자에 데이터의 기록을 수행하는 것을 조장하는 것을 특징의 하나로 하고 있다. 기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층과의 간격을 부분적으로 불규칙하게 하고, 다른 영역보다도 간격이 좁아진 개소에 전압이 보다 집중하게 되기 때문에, 단락이 생기기 쉬워진다. 또, 전압을 인가해서 발생한 기포가 집합했을 경우, 그 집합한 영역에는, 전압이 걸리기 어려워지는 일도 단락을 조장시키는 원인의 하나이다.
또, 상기 각 구성에 있어서, 상기 반도체 장치는, 상기 제1 도전층과 상기 제2 도전층의 사이에 발생하는 열에 의해서 상기 기포발생영역에서 기포를 발생시키고, 기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층과의 간격을 부분적으로 변화시키고 기억소자의 기록을 수행하는 것을 조장하는 것을 특징의 하나로 하고 있다.
또, 전압을 인가할 때에 일어나는 체적수축등 때문에, 미소한 기포(1 mm ~ 10 mm)가 형성된다. 이 기포를 통해서 유기 화합물을 포함하는 층의 상하의 금속배선을 단락시킬 수도 있다.
또, 전압을 인가하기 전에 미리 기포를 형성하고, 이 기포를 통해서 상하의 금속배선을 단락시킬 수도 있고, 본 발명의 다른 구성은 제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향에 수직한 제2 방향에 늘어나는 복수의 워드선과, 기억소자를 갖춘 메모리 셀을 가지고, 상기 기억소자는, 상기 비트선을 구성하는 제1 도전층과, 유기 화합물을 포함하는 층과, 상기 워드선을 구성하는 제2 도전층과의 적층구조로 되어서, 상기 기억소자는, 제1 도전층과 제2 도전층과의 사이에 기포를 가지는 것을 특징으로 하는 반도체 장치이다.
전압을 인가하기 전에 미리 기포를 형성하면, 전압을 인가할 때에 상기 제1 도전층과 상기 제2 도전층과의 사이에 발생하는 열에 의해서, 더욱더 기포를 발생시키고, 기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층과의 간격을 변위시키고 기억소자의 기록을 수행하는 것을 조장할 수 있다.
상기 구성에 있어서, 상기 기포는, 상기 제1 도전층의 일부와 상기 제2 도전층의 일부와 포개어져 있고, 상기 제1 도전층의 일부와 상기 제2 도전층의 일부의 간격은, 다른 부분보다 큰 것을 특징으로 하는 반도체 장치이다.
본 발명의 하나의 특징은, 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층과의 적층을 가지는 기억소자에 전압을 인가하고, 상기 제1 도전층과 상기 제2 도전층의 사이에 기포를 발생시키고, 기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시키고 기억소자의 기록을 수행하는 것을 조장하는 것을 특징으로 하는 반도체 장치의 구동방법이다.
본 발명의 하나의 특징은, 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층과의 적층을 가지는 기억소자에 전압을 인가하고, 기억소자에 열을 발생시키고, 기억소자에 발생하는 열에 의해서 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층의 간격을 변화시키고, 기억소자의 기록을 수행하는 것을 조장하는 것을 특징으로 하는 반도체 장치의 구동방법이다.
상기 각 구성에 있어서, 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치의 구동방법이다.
본 발명의 실시형태에 대해서, 이하에 도면을 참조해서 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 나타내는 도면에서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
도 1은, 본 발명의 반도체 장치의 하나의 예, 구체적으로는, 유기 화합물층을 포함하는 기억소자 (이하, 유기 메모리라고도 쓴다)의 단면도이다.
도 1a에서, 절연표면을 가지는 기판(10) 위에 설치된 2개의 기억소자의 단면도를 나타내고 있다. 도 1a는, 기록 전의 상태를 나타내고 있다.
절연표면을 가지는 기판(10) 위에는, 제1 기억소자의 비트선을 구성하는 제1 도전층(11a), 제2 기억소자의 비트선을 구성하는 제1 도전층(11b)이 설치되어 있다. 제1 도전층(11a, 11b)으로서는, 열로 기포가 발생하기 쉬운 도전재료를 이용하면 좋다.
또, 제1 도전층의 주연부를 덮도록 절연물(12)을 설치한다. 절연물(12)은 서로 이웃이 되는 기억소자와의 경계에 배치되고, 제1 도전층(11a, 11b)의 주연을 둘러싸도록 덮고 있다. 절연물(12)로서는, 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) (x>y), 질산화규소(SiNxOy)(x>y)등의 산소 또는 질소를 가지는 무기재료 등의 단층구조 또는 이들의 적층구조를 이용할 수 있다. 그 밖에도, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴, 에폭시등의 유기 재료등에 의해서, 단층 또는 적층구조로 절연물 12를 형성한다. 또, 무기 재료와 유기 재료를 적층시켜 형성될 수 있다.
또, 제2 도전층(14)은, 금 (Au), 은 (Ag), 백금 (Pt), 니켈 (Ni), 텅스텐 (W), 크롬 (Cr), 몰리브덴 (Mo), 철 (Fe), 코발트 (Co), 동 (Cu), 팔라듐 (Pd), 탄소(C), 알루미늄 (Al), 망간 (Mn), 티탄 (Ti), 탄탈 (Ta)등에서 선택된 일종의 원소 또는 해당 원소를 복수 포함하는 합금으로 된 단층 또는 적층구조를 이용할 수 있다. 또한, 제2 도전층(14)은, 한 쌍의 전극 사이에 전압을 인가할 때에 발생한 기포가 통과하지 않는 재료로 하는 것이 바람직하다.
또, 제1 도전층(11a, 11b)과 제2 도전층(14)의 사이에는 유기 화합물을 포함하는 층(제1 기억소자의 유기 화합물을 포함하는 층(13a)과, 제2 기억소자의 유기 화합물을 포함하는 층(13b))을 형성한다. 유기 화합물을 포함하는 층(13a, 13b)은, 도전성을 갖는 유기 화합물 재료로 된 층을 단층 또는 적층구조로 형성한다. 도전성을 가지는 유기 화합물 재료의 구체적인 예로서는, 캐리어 수송성을 가지는 재료를 이용할 수 있다. 유기 화합물을 포함하는 층(13a, 13b)은, 열에 의해 서 기포가 발생하기 쉬운 재료를 이용하면 좋다.
이들을 2개의 기억소자의 한편, 즉 제1 기억소자에 전압을 인가해서 데이터를 기록한 후의 단면도를 도1b에 나타낸다.
제1 기억소자의 제1 도전층(11a)과 제2 도전층(14)에 어느 일정한 전압치를 넘는 전압을 인가하면, 줄 열 등에 의해서 유기 화합물을 포함하는 층(13a)이 용해해서, 유동화하기 쉬워진다. 또, 전압 인가에 의한 줄열에 의해서, 기포(16)의 발생, 또는 전압 인가에 따른 충격에 의한 층간의 계면 부근의 일부 박리가 생기고, 기포(16)나 일부 박리의 발생에 의거하는 압력에 의해서, 제1 도전층(11a)과 제2 도전층(14)과의 간격이 불규칙하게 된다. 그리고, 다른 영역보다 간격이 좁아진 개소에 전압이 보다 집중하게 되기 때문에, 단락개소(15)가 형성된다. 또, 전압 인가에 따른 충격에 의해서, 제1 도전층이 변형하고, 부분적으로 융기하는 경우도 있고, 융기부의 주변에 기포나 일부 박리가 생기기도 한다.
이렇게 하여, 제1 기억소자의 도전성이 변화하므로, 초기상태와 도전성변화 후에 대응한 2개의 수치를 기억시킬 수 있다.
또, 기억소자에 기포발생영역을 형성하는 몇 개의 예를 이하에 나타낸다.
기억소자를 형성할 때, 증착법으로 분위기에 불활성가스 등을 포함해서 성막하고, 기억소자의 유기 화합물을 포함하는 층(23a)을 형성한다. 제1 도전층(21a)과 제2 도전층(24a)에 전압을 인가하고, 주로 유기 화합물을 포함하는 층(23a)에서 층내의 여러가지 가스성분이 집합하고 기포(26)을 형성하고 있는 모습을 도2a에 나타낸다. 이 경우, 기억소자의 기포발생영역은, 유기 화합물을 포함하는 층(23a)의 제1 도전층(21a)과 제2 도전층(24a)에 낀 부분이다. 이때, 절연표면을 가지는 기판(20) 위에 제1 도전층(21a)은 형성되고, 제1 도전층(21a)의 주연부는 격벽(22)으로 덮여 있다.
또, 다른 하나의 예로서, 기억소자를 형성할 때, 스퍼터법으로 분위기에 불활성가스 등을 포함해서 성막하고, 기억소자의 제1 도전층(21b)을 형성한다. 제1 도전층(21b)과 제2 도전층(24b)의 사이에 전압을 인가하고, 주로 제1 도전층(21b)에서 여러가지 가스성분이 집합하고 기포(26)를 형성하고 있는 상태를 도2b에 나타낸다. 이 경우, 기억소자의 기포발생영역은, 제1 도전층(21b)이라고 할 수 있다.
또, 다른 하나의 예로서, 기억소자를 형성할 때, 스퍼터법으로 분위기에 불활성가스 등을 포함해서 성막하고, 기억소자의 제1 도전층(21c)을 형성하고, 증착법으로 분위기에 불활성가스 등을 포함해서 성막하고, 기억소자의 제2 도전층(24c)을 형성한다. 제1 도전층(21c)과 제2 도전층(24c)의 사이에 전압을 인가하고, 제1 도전층(21c) 및 제2 도전층(24c)에서 여러가지 가스성분이 집합하고 기포(26)를 형성하고 있는 모습을 도2c에 나타낸다. 이 경우, 기억소자의 기포발생영역은, 제1 도전층(21c)과 제2 도전층(24c)의 양쪽이라고 할 수 있다.
또, 상기 3개의 예로 한정되지 않고, 기억소자에 기포발생영역을 형성할 수 있다.
또, 도 3에 유기 메모리 (2 ㎜ × 2 ㎜ 사방 사이즈)의 한 쌍의 전극 사이에 전압을 인가하고, 실제로 한 쌍의 전극 사이에 기포가 형성된 개소의 단면 TEM사진을 나타낸다. 도 3에는, 지름 7 ㎛ ~ 8 ㎛ 사이즈의 기포가 형성되고, 제2 도전층 이 밀어 올려진 개소와, 유기 화합물을 포함하는 층의 막 두께가 감소하고 있는 개소를 관찰할 수 있다. 전압을 인가하기 전은 균일한 막 두께인 유기 화합물을 포함하는 층이 전압인가 후에 크게 변화하고, 한 쌍의 전극의 간격이 부분적으로 변화하고 있다. 이때, 도 3에는 단락개소가 나타나지 않지만, 이 유기 메모리는 단락하고 있다.
도3에 나타낸 유기 메모리의 적층구조는, 제1 도전층으로서, 스퍼터법으로 얻어진 막 두께 110 nm의 투명도전층을 이용했다. 유기 메모리의 투명도전층으로서, ITO(산화인듐주석), 또는 ITSO(ITO에 산화규소가 2~10중량% 포함하는 타깃을 이용해서 스퍼터링법으로 얻을 수 있는 산화규소를 포함하는 산화인듐주석)를 이용한다. ITSO 이외, 산화규소를 포함하고 산화인듐에 2~20%의 산화아연(ZnO)을 혼합한 투광성 산화물 도전막(IZO)등의 투명도전막을 이용하여도 좋다. 여기에서는, 이 투명도전층은, Si를 미량으로 포함하는 ITO(ITSO)를 이용하고 있다. 또, 제2 도전층으로서, 증착법으로 얻을 수 있던 막 두께 270 nm의 알루미늄막을 이용하고 있다. 또, 제1 도전층과 제2 도전층의 사이에 형성하는 유기 화합물을 포함하는 층으로서, 증착법으로 얻어진 막 두께 35 nm의 TPD(4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]비페닐)를 이용하고 있다. 또한, TPD의 유리 전이온도 Tg는 60 oC이다.
또, 기포가 형성된 주변개소에 대해서 X선 마이크로 애널라이저 (EDX)의 스펙트럼 측정을 수행했다. 기포가 형성된 주변개소의 EDX측정위치를 도 11의 TEM사진 중에 나타낸다. 도11에 나타낸 위치 (6 개소)에서의 EDX 스펙트럼 측정결과를 도 12에 나타낸다.
여기에서의 EDX 스펙트럼 측정은, 측정개소에 전자선 (200 keV)을 조사해서 나온 2차 X선을 측정하고 있다. 각각의 스펙트럼으로 Cu의 피크를 볼 수 있지만, 콜로디온 막을 붙이고 있는 메쉬가 Cu로 되어 있기 때문이다. 메쉬 부분에 전자선을 조사하고 있는 것은 아니지만, 조사 전자선의 일부가 샘플에 해당되었을 때에 산란되어서, 그것이 메쉬 부분에 해당되는 것으로 Cu의 특성X선이 관측된 것이라고 간주한다. 리퍼런스로서 나타낸 콜로디온 막에 대한 제7 스펙트럼에도 Cu가 관측되고 있는 것에서도, Cu의 피크는 본질적이지 않다고 판단할 수 있다. 또, C나 Ga도 나타내는 스펙트럼이 있지만, 컨태미네이션이나 FIB입사 이온 때문에 관측되는 가능성이 있다.
제1 스펙트럼은, 유리기판에 대한 측정결과이며, 제2 스펙트럼은, Si를 미량으로 포함하는 ITO(제1 도전층)에 대한 측정결과이며, 제3 스펙트럼은 TPD에 대한 측정결과이다. 또, 제5 스펙트럼은, 알루미늄 (제2 도전층)에 대한 측정결과이며, 제6 스펙트럼은, FIB가공을 할 때에 증착한 카본코트층에 대한 측정결과이며, 제7 스펙트럼은, 리퍼런스로서 나타낸 콜로디온 막에 대한 데이터이다.
기포의 부분에 대한 측정결과는, 제4 스펙트럼이며, 나타나고 있는 스펙트럼 성분은 Cu와 C이다. Cu에 관해서는, 위에서 설명한 바와 같이 메쉬에 의한 것이다. 제4 스펙트럼의 스펙트럼 성분으로서 검출된 C는, TPD에 있어서의 스펙트럼에 있어서의 C의 피크보다 꽤 작고, 리퍼런스의 콜로디온 막에 대한 스펙트럼과 같은 정도이다.
따라서, 이들의 TEM관찰과 EDX측정의 결과로부터 기포의 부분에는, 물질이 존재하지 않는 것을 확인할 수 있었다.
(실시형태 2)
도 4a에 나타낸 것은 본 발명의 기억장치의 하나의 구성예이며, 메모리 셀(421)이 매트릭스 상태로 설치된 메모리 셀 어레이(422), 컬럼 디코더(426a), 독출회로(426b)와 셀렉터(426c)를 가지는 비트선 구동회로(426), 로 디코더(424a)와 레벨 시프터(424b)를 가지는 워드선 구동회로(424), 기록회로 등을 가지고 외부와의 신호의 통신을 하는 인터페이스(423)을 가지고 있다. 또한, 여기에서 나타내는 기억장치(416)의 구성은 어디까지나 하나의 예이며, 센스앰프, 출력회로, 버퍼등의 다른 회로를 가질 수 있고, 기록회로를 비트선 구동회로에 형성될 수 있다.
메모리 셀(421)은, 워드선Wy (1≤y≤n)를 구성하는 제1 도전층과, 비트선Bx (1≤x≤m)를 구성하는 제2 도전층과, 유기 화합물을 포함하는 층을 가진다. 유기 화합물을 포함하는 층은, 제1 도전층과 제2 도전층의 사이에 단층 또는 적층해서 형성되고 있다. X방향에 연장하는 워드선 Wy와 Y방향에 연장하는 비트선 Bx는, 서로 교차하고 있고, 하나의 교차부분으로 하나의 기억소자를 구성하고 있다. 본 명세서에서는, 교차부분을 기억소자라고 불러서, 워드선과 비트선으로 둘러싸는 영역 (기억소자를 포함하는 영역)을 메모리 셀이라고 부른다. 또, 서로 이웃이 되는 기억소자의 사이에는, 각 제1 도전층의 주연을 덮도록 절연재료로 된 격벽이 형성하고 있다.
또한, 제1 도전층과 제2 도전층의 재료로서 전도성이 높은 원소나 화합물을 이용한다. 바람직하게는, 열로 기포가 발생하기 쉬운 전도재료를 이용하면 좋다. 예를 들면, 산소 함유량이 17 wt% ~ 18wt%인 ITO타깃을 이용한 스퍼터법으로, 산소를 포함하는 분위기중에서 성막하고, 제1 도전층 안에 18 wt%이상의 산소를 포함시켜도 좋다. 산소를 포함하는 분위기 대신에, 질소나 아르곤 등의 불활성 원소를 포함하는 분위기중에서 성막하고, 제1 도전층 안에 불활성 원소를 포함시켜도 좋다.
또, 제1 도전층과 제2 도전층 사이에 형성된 유기 화합물을 포함하는 층은, 전기적인 작용에 의해서 도전성이 변화하는 유기 화합물, 무기 절연물, 또는 유기 화합물과 무기화합물이 혼합해서 형성되는 층이다.
본 실시형태에 있어서, 메모리 셀에의 데이터의 기록은 전기적인 작용을 더하는 것에 의해서 수행한다. 상기 구성을 가지는 메모리 셀은 전압의 인가 전후로 도전성이 변화하므로, "초기상태"와 "도전성 변화 후"에 대응한 2개의 수치를 기억시킬 수 있다.
제1 도전층과 제2 도전층 사이에 형성하는 유기 화합물을 포함하는 층은, 단층으로 형성될 수 있고, 복수의 층을 적층시켜 형성될 수 있다. 제1 도전층과 제2 도전층 사이에 형성되는 유기 화합물로서는, 홀 수송성이 높은 유기 화합물 재료 및 전자 수송성이 높은 유기 화합물 재료를 이용할 수 있다. 유기 화합물을 포함하는 층은, 증착법, 전자 빔 증착법, 스퍼터링법, CVD법 등을 이용해서 형성할 수 있다. 또, 유기 화합물과 무기 화합물을 포함하는 혼합층은, 각각의 재료를 동시에 성막하는 것으로 형성할 수 있고, 저항가열증착을 이용하는 공증착법, 전자 빔 증착법을 이용하는 공증착법, 저항가열증착과 전자 빔 증착에 의한 공증착법, 저항가열증착과 스퍼터링에 의한 성막, 전자 빔 증착과 스퍼터링에 의한 성막 등, 동종, 이종의 방법을 조합해 형성할 수 있다.
홀 수송성이 높은 유기 화합물 재료로서는, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭: a-NPD), 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐 (약칭: TPD), 4,4',4"-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭: TDATA), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭: MTDATA), 4,4'-비스(N-(4-(N,N-디-m-트릴아미노)페닐)-N-페닐아미노)비페닐(약칭: DNTPD)등의 방향족 아민계(즉, 벤젠환-질소의 결합을 가지는 화합물)의 화합물이나 프탈로시아닌(약칭: H2Pc), 구리 프탈로시아닌(약칭: Cupc), 바나딜 프탈로시아닌(약칭: Vopc) 등의 프탈로시아닌 화합물을 이용할 수 있다. 여기에 말한 물질은, 주로 10-6 cm2/vs이상의 홀 이동도를 가지는 물질이다.
전자수송성이 높은 유기 화합물 재료로서는, 트리스(8-퀴노리노라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴노리노라토)알루미늄 (약칭: Almq3), 비스(10-히드록시벤조[h]-퀴노리나토)베릴륨 (약칭: BeBq2), 비스(2-메틸-8-퀴노리노라토)-4-페닐 페노라토-알루미늄(약칭: BAlq)등 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속착체 등으로 된 재료를 이용할 수 있다. 또, 이 밖에도, 비스[2-(2-히드록시페닐)벤조옥사조라토]아연(약칭: Zn(BOX)2), 비스[2-(2-히드록시페닐)벤조티아 조라토]아연 (약칭: Zn(BTZ)2) 등의 옥사졸계, 티아졸계 리간드를 가지는 금속착체 등의 재료도 이용할 수 있다. 또한, 금속착체 이외에도, 2-(4-비페닐일)-5-(4-t-부틸페닐)-1,3,4-옥사디아졸 (약칭: PBD), 1,3-비스[5-(p-t-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠 (약칭: OXD-7), 3-(4-t-부틸페닐)-4-페닐-5-(4-비페닐일)-1,2,4-트리아졸 (약칭: TAZ), 3-(4-t-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐일)-1,2,4-트리아졸 (약칭: p-EtTAZ), 바소페난트롤린 (약칭 :BPhen), 바소큐프로인 (약칭 :BCP)등을 이용할 수 있다. 여기에 말한 물질은, 주로 10-6 cm2/Vs이상의 전자이동도를 가지는 물질이다.
여기에서, 전압인가 전후에 있어서의 기억소자의 도전성의 변화에 대해서 설명한다.
제1 도전층과 제2 도전층 사이에 전압이 인가되면, 전류가 흘러서 열이 발생한다. 제1 도전층과 제2 도전층 사이에 형성되는 유기 화합물을 포함하는 층은, 그 유기 화합물을 포함하는 층을 구성하는 재료의 유리 전이온도까지 온도가 상승하면, 유동성을 가지게 된다. 재료의 유동성이 커지면, 제1 도전층과 제2 도전층과의 간격이 변화하기 쉽다.
전압이 인가되면, 제1 도전층내, 또는 유기 화합물을 포함하는 층내에서 기포가 발생하는 것등에 의하여, 한 쌍의 전극 사이에 급준한 체적변화를 따르는 상태변화가 생긴다. 이 상태변화에 의거하는 작용력에 의해서, 한 쌍의 전극 사이에서의 단락을 조장시킨다. 또, 전압인가에 따른 충격에 의한 층간의 계면부근에 일 부 박리가 생기는 경우도 있다. 따라서, 전압인가 전후에 있어서의 기억소자의 도전성이 변화한다.
이 결과, 저소비전력으로 메모리 셀에 기록을 하는 것이 가능하다.
계속해서, 기억소자에서 데이터의 독출을 할 때의 동작에 대해서 설명한다(도4b 참조). 여기에서는, 독출회로(426b)는, 저항소자(446)와 센스앰프(447)를 포함하는 구성으로 한다. 다만, 독출회로(426b)의 구성은 상기 구성에 제약되지 않고, 어떠한 구성도 가질 수 있다.
데이터의 독출은 제1 도전층과 제2 도전층 사이에 전압을 인가해서 기억소자의 전기저항을 독출하는 것으로 수행한다. 예를 들면, 위에서 말한 것처럼, 전기적인 작용에 의해서 데이터의 기록을 하는 경우, 전기적인 작용을 더하지 않을 때의 저항치 Ra1과 전기적인 작용을 더하고 2개의 도전막 사이를 단락했을 때에 저항치 Rb1은, Ra1>Rb1을 충족시킨다. 이러한 저항치의 상위를 전기적으로 독출하는 것으로, 데이터의 독출을 수행한다.
예를 들면, 복수의 메모리 셀을 포함하는 메모리 셀 어레이(422)로부터, x열y행째에 배치된 메모리 셀(421)의 데이터의 독출을 할 때, 먼저 로 디코더(424a), 컬럼 디코더(426a), 셀렉터(426c)에 의해서 x열째의 비트선Bx과 y행째의 워드선Wy를 선택한다. 그렇게 하면, 메모리 셀(421)이 포함하는 절연층과, 저항소자(446)와는, 직렬로 접속된 상태가 된다. 이와 같이, 직렬로 접속된 2개의 저항소자의 양끝에 전압이 인가되면, 노드 α의 전위는 기억소자(유기화합물을 포함하는 층)의 저항치Ra 또는 Rb에 따라서, 저항분할된 전위이다. 그리고, 노드 α의 전위는 센 스앰프(447)에 공급되고, 해당 센스앰프(447)에 있어서, "O"과 "1"의 어느 쪽의 정보를 가지고 있는지 판별된다. 그 후, 센스앰프(447)에 있어서 판별된 "0"과 "1"의 정보를 포함하는 신호가 외부에 공급된다.
상기의 방법에 의해서, 기억소자의 전기저항의 상태는, 저항치의 상위와 저항분할을 이용하여, 전압치로 독출하고 있다. 그렇지만, 전류치를 비교하는 방법이라도 좋다. 이것은, 예를 들면, 제1 도전층과 제2 도전층 사이에 전기적인 작용을 더하지 않을 때의 전류치Ia1과 전기적인 작용을 더하고 2개의 도전막 사이를 단락했을 때의 저항치Ib1은, Ia1 < Ib1을 충족시키는 것을 이용하는 것이다.
상기 구성을 가지는 기억소자 및 해당 기억소자를 갖춘 반도체 장치는, 불휘발성 메모리이기 때문에, 데이터를 보유하기 위한 전지를 내장할 필요가 없고, 소형, 박형, 경량의 반도체 장치를 제공할 수 있다.
또, 본 실시 형태에서는, 기억회로의 구성이 단순한 패시브 매트릭스 형의 기억소자 및 해당 기억소자를 갖춘 반도체 장치를 예를 들어서 설명을 했지만, 액티브 메트릭스 형의 기억회로를 가지는 경우이어도, 마찬가지로 데이터의 기록 또는 독출을 할 수 있다.
또, 본 실시형태는, 실시형태1과 자유롭게 조합하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태2와는 다른 구성을 가지는 기억 장치에 대해서 설명한다. 구체적으로는, 기억 장치의 구성이 액티브 매트릭스 형의 경우에 관해서 나타낸다.
도5a에 나타낸 것은 본 실시 형태로 나타낸 기억 장치의 하나의 구성예이며, 메모리 셀(521)이 매트릭스 상태로 설치된 메모리 셀 어레이(522), 컬럼 디코더(526a)와 독출 회로(526b), 셀렉터(526c)를 가지는 비트선 구동회로(526), 로 디코더(524a)와 레벨 시프터(524b)를 가지는 워드선 구동회로(524), 기록회로 등을 가지고, 외부와의 통신을 하는 인터페이스(523)를 가진다. 또한, 여기에서 나타내는 기억 장치(516)의 구성은, 어디까지나 하나의 예이며, 센스앰프, 출력회로, 버퍼등의 다른 회로를 가질 수 있고, 기록회로를 비트선 구동회로에 형성하여도 좋다.
메모리 셀(521)은, 워드선 Wy(1≤y≤n)를 구성하는 제1 배선과, 비트선 Bx (1≤x≤m)를 구성하는 제2 배선과, 트랜지스터(540)와, 기억소자(541), 메모리 셀(521)을 가진다. 기억소자(541)는, 한 쌍의 도전층 사이에, 절연층(유기 화합물을 포함하는 층)이 낀 구조를 가진다.
도5a의 블록도에 대응하는 메모리 셀 어레이(522)의 상면도를 도 5b에 나타낸다.
메모리 셀 어레이(522)는, 제1 방향에 늘어나는 제1 배선(505a, 505b)과, 제1 방향과 수직한 제2 방향에 늘어나는 제2 배선(502)이 매트릭스 상태로 설치되어 있다. 또, 제1 배선은 트랜지스터 540a 및 트랜지스터 540b의 소스전극 또는 드레인전극에 접속되고 있고, 제2 배선은 트랜지스터 540a 및 트랜지스터 540b의 게이트전극에 접속되고 있다. 또한, 제1 배선과 접속되지 않는 트랜지스터 540a 및 트랜지스터 540b의 소스전극 또는 드레인전극에, 각각 제1 도전층(506a) 및 제1 도전 층(506b)이 접속되고, 각각 제 1 도전층(506a) 및 제 1 도전층(506b)과 유기 화합물을 포함하는 층(512)과 제2 도전층(513)의 적층구조에 의해서 기억소자(541a), 기억소자(541b)가 형성되고 있다. 인접하는 각각의 메모리 셀(521) 사이에 격벽(절연층)(507)을 형성하고, 제1 도전층과 격벽(507) 위에 유기 화합물을 포함하는 층(512) 및 제2 도전층(513)을 적층해서 형성한다.
또, 제2 도전층(513) 위에 보호층(514)를 가진다. 또, 트랜지스터(540a), 트랜지스터(540b)로서, 박막 트랜지스터(TFT)를 이용한다. 도 5b의 쇄선 A-B로 절단한 단면도를 도6에 나타낸다. 또한, 도6에 있어서, 도5a나 도5b와 동일한 개소에는 동일한 부호를 이용하는 것으로 한다.
도6의 기억 장치는, 절연표면을 가지는 기판(500) 위에 형성되고, 제1 하지절연층(501a), 제2 하지절연층(501b), 게이트절연층(508), 제1 층간절연층(509), 제2 층간절연층(511)이 형성되고 있다. 또, 기판(500) 위에 트랜지스터(540a)를 구성하는 반도체층(504a), 게이트전극층(502a), 소스 전극층 또는 드레인 전극층을 겸하는 배선(505a)을 가지고 있다. 또, 기판(500) 위에 트랜지스터(540b)를 구성하는 반도체층(504b), 게이트전극층(502b), 소스 전극층 또는 드레인 전극층을 겸하는 배선(505b)를 가지고 있다.
또한, 여기에서는 톱 게이트 형TFT의 예로서 설명했지만, TFT구조에 관계없이, 본 발명을 적용하는 것이 가능하고, 예를 들면 보텀 게이트형(역스태거형)TFT나 순스태거형TFT에 적용할 수 있다. 또, 싱글 게이트구조의 트랜지스터로 한정되지 않고, 복수의 채널형성영역을 가지는 멀티 게이트형 트랜지스터, 예를 들면, 더 블 게이트형 트랜지스터로 될 수 있다.
또, 본 발명은 도 6의 TFT구조에 한정되지 않고, 필요가 있으면 채널형성영역과 드레인영역(또는 소스영역)의 사이에 LDD영역을 가지는 저농도 드레인 (LDD: Lightly Doped Drain)구조라도 될 수 있다. 이 구조는 채널형성영역과 고농도로 불순물 원소를 첨가해서 형성하는 소스영역 또는 드레인영역의 사이에 저농도로 불순물원소를 첨가한 영역을 형성하는 것이며, 이 영역을 LDD영역이라고 부르고 있다. 또한, 게이트절연막을 사이에 두고 LDD영역을 게이트전극과 겹쳐 배치시킨, 이른바 GOLD(Gate-drain Overlapped LDD)구조라도 될 수 있다.
또, 여기에서는, 트랜지스터(540a, 540b)로서, 유리 기판 위에 형성한 박막 트랜지스터의 예를 나타냈지만, 특히 한정되지 않고, 트랜지스터(540a, 540b)로서, Si등의 반도체 기판 위에 형성된 전계효과 트랜지스터(FET)를 이용할 수도 있다. 또, 기판으로서 SOI기판을 이용하여, 그 위에 소자형성층을 형성하여도 좋다. 이 경우, SOI기판은 웨이퍼의 부착에 의한 방법이나 산소 이온을 Si기판 안에 주입하는 것으로 내부에 절연층을 형성하는 SIMOX라고 불리는 방법을 이용해서 형성하면 좋다.
또, 본 실시형태는, 실시형태2와 같이 데이터의 기록 또는 독출을 할 수 있다.
여기에서, 액티브 매트릭스형의 경우에 있어서, 전기적인 작용에 의해서 기억소자부의 데이터를 독출하는 경우에 관해서 도7a, 도7b에 구체적인 예를 들어서 설명한다.
여기에서는, 도7b에 나타내는 구성으로 했을 경우의 예를 설명한다. 독출 회로(526b)는, 저항소자와 센스앰프(547)을 포함하는 구성으로 한다. 다만, 독출회로(526b)의 구성은 상기 구성에 제약되지 않고, 어떠한 구성을 가지고 있어도 좋다.
데이터의 독출은, 제1 도전층과 제2 도전층 사이에 전압을 인가하고, 기억소자의 전기저항을 독출하는 것으로 수행한다. 예를 들면, 상기처럼, 전기적인 작용에 의해서 데이터의 기록을 수행하는 경우, 전기적인 작용을 더하지 않을 때의 저항치Ra1과 전기적인 작용을 더해서 2개의 도전막 사이를 단락했을 때의 저항치 Rb1은, Ra1 > Rb1를 층족시킨다. 이러한 저항치의 상위를 전기적으로 독출하는 것으로, 데이터의 독출을 수행한다.
예를 들면, 복수의 메모리 셀을 포함하는 메모리 셀 어레이(522)로부터, x열y행째에 배치된 하나의 메모리 셀(521)의 데이터의 독출을 수행하는 경우, 먼저 로 디코더(524a), 컬럼 디코더(526a), 셀렉터(526c)에 의해서, x열째의 비트선 Bx와 y행째의 워드선 Wy를 선택한다. 그렇게 하면, 메모리 셀(521)이 포함하는 절연층과, 저항소자와는, 직렬로 접속된 상태가 된다. 이와 같이, 직렬로 접속된 2개의 저항소자의 양끝에 전압이 인가되면, 노드 α의 전위는, 기억소자(유기 화합물을 포함하는 층)의 저항치 Ra 또는 Rb에 따라서, 저항분할된 전위가 된다. 그리고, 노드 α의 전위는, 센스앰프(547)에 공급되서, 해당 센스앰프(547)에 있어서, "0"과 "1"의 어느 쪽의 정보를 가지고 있는가가 판별된다. 그 후, 센스앰프(547)에서 판별된 "0"과 "1"의 정보를 포함하는 신호가 외부에 공급된다.
도7a는, 기억소자부에 "0"의 데이터의 기록을 수행한 기억소자부의 전류전압 특성(551)과, "1"의 데이터의 기록을 수행한 기억소자부 전류전압 특성(552)과, 저항소자의 전류전압 특성(553)을 나타내고, 여기에서는 저항소자로서 트랜지스터(546)을 이용한 경우를 나타낸다. 또, 데이터를 독출할 때의 동작전압으로서, 제1 도전층(506a)과 제2 도전층(513)의 사이에 3 V를 인가했을 경우에 대해서 설명한다.
도7a에 있어서, "0"의 데이터의 기록이 수행된 기억소자부를 가지는 메모리 셀에서는, 기억소자부의 전류전압 특성(551)과 트랜지스터의 전류전압 특성(553)의 교점(554)이 동작점이 되고, 이 때의 노드 α의 전위는 V1 (V)가 된다. 노드 α의 전위는 센스앰프(547)에 공급되어, 해당 센스앰프(547)에 있어서, 상기 메모리 셀이 기억하는 데이터는 "0"이라고 판별된다.
한편, "1"의 데이터의 기록이 수행된 기억소자부를 가지는 메모리 셀에서는, 기억소자부의 전류전압 특성(552)과 트랜지스터의 전류전압 특성(553)의 교점(555)이 동작점이 되어서, 이 때의 노드 α의 전위는V2 (V) (V1 > V2)가 된다. 노드 α의 전위는 센스앰프(547)에 공급되어, 해당 센스앰프(547)에 있어서, 상기 메모리 셀이 기억하는 데이터는 "1"이라고 판별된다.
이와 같이, 기억소자부(641)의 저항치에 따라서, 저항분할된 전위를 독출하는 것에 의해서, 메모리 셀에 기억된 데이터를 판별할 수 있다.
또, 본 실시형태는, 실시형태1 또는 실시형태2와 자유롭게 조합하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태로 나타내는 기억 장치를 가지는 반도체 장치의 하나의 예에 관해서 도면을 이용해서 설명한다.
본 실시형태에서 나타내는 반도체 장치는, 비접촉으로 데이터의 독출과 기록이 가능한 것을 특징으로 하고, 데이터의 전송형식은, 한 쌍의 코일을 대향으로 배치하고 상호유도에 의해서 교신하는 전자결합방식, 유도전자파에 의해서 교신하는 전자유도방식, 전파를 이용해서 교신하는 전파방식의 3가지로 대별되지만, 어느 방식을 이용하여도 좋다. 또, 데이터의 전송에 이용하는 안테나는 2가지의 방법이 있고, 하나는 복수의 소자 및 기억소자가 형성된 기판 위에 안테나를 설치하는 경우, 또 하나는 복수의 소자 및 기억소자가 형성된 기판에 단자부를 형성하고, 해당 단자부에 다른 기판에 형성된 안테나를 접속하고 설치하는 경우가 있다.
여기에서는, 복수의 소자 및 기억소자가 형성된 기판 위에 안테나를 설치하는 경우의 반도체 장치의 하나의 구성예를, 도8을 이용해서 설명한다.
도8은 액티브 매트릭스형으로 구성된 기억 장치를 가지는 반도체 장치를 나타내고, 기판(300) 위에 트랜지스터(310a, 310b)를 가지는 트랜지스터부(330), 트랜지스터(320a), 트랜지스터(320b)를 가지는 트랜지스터부(340), 절연층(301a, 301b, 308, 309, 311, 316, 314)을 포함하는 소자형성층(335)이 형성되고, 소자형성층(335)의 상방에 기억소자부(325)와 안테나로서 기능하는 도전층(343)이 형성된다.
또한, 여기에서는 소자형성층(335)의 상방에 기억소자부(325) 또는, 안테나 로서 기능하는 도전층(343)을 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고 기억소자부(325) 또는 안테나로서 기능하는 도전층(343)을, 소자형성층(335)의 하부나 동일한 층에 형성하는 것도 가능하다.
기억소자부(325)는, 기억소자(315a, 315b)로 구성되고, 기억소자(315a)는 제1 도전층(306a) 위에, 격벽(절연층)(307a), 격벽(절연층)(307b), 절연층(312) 및 제2 도전층(313)이 적층해서 구성되고, 기억소자(315b)는, 제1 도전층(306b) 위에, 격벽(절연층) (307b), 격벽(절연층)(307c), 절연층(312) 및 제2 도전층(313)이 적층해서 형성되고 있다. 또, 제2 도전층(313)을 덮고 보호막으로서 기능하는 절연막(314)이 형성되어 있다.
또, 기억소자(315a)는, 제1 도전층(306a)를 가지고, 제1 도전층(306a)은 트랜지스터(310a)의 소스 전극층 또는 드레인 전극층에 접속되고 있다. 또한, 기억소자(315b)는, 제 1 도전층(306b)을 갖고, 제 1 도전층(306b)은 트랜지스터(310b)의 소스전극층 또는 드레인 전극층에 접속되어 있다. 즉, 각 기억소자는 각각 하나의 트렌지스터에 접속되고 있다. 또, 절연층(312)이 제1 도전층(306a, 306b) 및 격벽(절연층) (307a, 307b, 307c)을 덮도록 전체 면에 형성되어 있지만, 각 메모리 셀에 선택적으로 형성될 수 있다. 또한, 기억소자(315a, 315b)는 상기의 실시형태로 나타낸 재료 또는 제작방법을 이용해서 형성할 수 있다.
또, 기억소자(315a)에 있어서, 제1 도전층(306a)과 절연층(312)의 사이, 또는 절연층(312)와 제2 도전층(313)의 사이에 정류성을 가지는 소자를 형성될 수 있다. 정류성을 가지는 소자도 상술한 재료를 이용할 수 있다. 또한, 기억소 자(315b)에 대해서도 마찬가지이다.
여기에서는, 안테나로서 기능하는 도전층(342, 343)은 제2 도전층(313)과 같은 층으로 형성된 도전층(341) 위에 형성된다. 또한, 제2 도전층(313)과 같은 층으로 안테나로서 기능하는 도전층을 형성하여도 좋다.
안테나로서 기능하는 도전층(343)의 재료로서는, 금 (Au), 백금 (Pt), 니켈 (Ni), 텅스텐 (W), 몰리브덴 (Mo), 코발트 (Co), 동 (Cu), 알루미늄 (Al), 망간 (Mn), 티탄 (Ti)등에서 선택된 일종의 원소 또는 해당 원소를 복수 포함하는 합금 등을 이용할 수 있다. 또, 안테나로서 기능하는 도전층(343)의 형성방법은, 증착, 스퍼터, CVD법, 스크린 인쇄나 그라비아 인쇄 등의 각종 인쇄법 또는 액적토출법 등을 이용할 수 있다.
소자형성층(335)에 포함하는 트랜지스터(310a, 310b, 310c, 310d)는, p채널 형 TFT, n채널 형 TFT 또는 이것들을 조합한 CMOS로 형성할 수 있다. 또, 트랜지스터(310a, 310b, 310c, 310d)에 포함하는 반도체층의 구조도 어떠한 것을 이용하여도 좋고, 예를 들면, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함한다)을 형성하여도 좋고, p채널 형 또는 n채널 형의 어느 쪽으로 형성될 수도 있다. 또, 게이트 전극의 측면과 접하도록 절연층(사이드 월)을 형성하여도 좋고, 소스, 드레인 영역과 게이트 전극의 한쪽 또는 양쪽에 실리사이드 층을 형성하여도 좋다. 실리사이드 층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 이용할 수 있다.
또, 소자형성층(335)에 포함하는 트랜지스터(310a, 310b, 310c, 310d)는, 해 당 트랜지스터를 구성하는 반도체층을 유기 화합물로 형성하는 유기 트랜지스터로 형성하여도 좋다. 이 경우, 기판(300)으로서, 플라스틱 등의 가요성을 가지는 기판 위에, 인쇄법이나 액적토출법 등을 이용해서 유기 트랜지스터로 된 소자형성층(335)을 형성할 수 있다. 인쇄법이나 액적토출법 등을 이용해서 형성하는 것에 의해서 보다 저비용으로 반도체 장치를 제작하는 것이 가능해진다.
또, 소자형성층(335), 기억소자(315a, 315b), 안테나로서 기능하는 도전층(343)은, 상술한 것처럼 증착, 스퍼터법, CVD법, 인쇄법 또는 액적토출법 등을 이용해서 형성할 수 있다. 또한, 각 장소에 따라서 다른 방법을 이용해 형성하여도 좋다. 예를 들면, 고속 동작을 필요로 하는 트랜지스터는, 기판 위에 Si등으로 된 반도체 층을 형성한 후에 열처리에 의해서 결정화시켜 형성하고, 그 후, 소자형성층의 상방에 스위칭 소자로서 기능하는 트랜지스터를 인쇄법이나 액적토출법을 이용해서 유기 트랜지스터로서 형성할 수 있다.
또한, 트렌지스터에 접속하는 센서를 형성하여도 좋다. 센서로서는, 온도, 습도, 조도, 가스(기체), 중력, 압력, 소리(진동), 가속도, 그 외의 특성을 물리적 또는 화학적 수단으로 검출하는 소자를 들 수 있다. 센서는, 대표적으로는 저항소자, 용량결합소자, 유도결합소자, 광기전력 소자, 광전 변환 소자, 열기전력 소자, 트랜지스터, 서미스터, 다이오드 등의 반도체 소자로 형성된다.
또, 박리 기술을 이용해서 가요성을 가지는 기판에의 전사를 행하여도 좋다. 그 경우, 유리기판 등의 제1 기판 위에 박리층 또는 분리층을 형성한 후, TFT 및 메모리를 제작한다. 그리고, 박리층의 층내 또는 계면에 있어서 박리를 생기게 하 거나, 또는, 분리층을 제거하고 제1 기판으로부터 TFT 및 메모리를 박리시킨다. 그리고, 박리한 TFT 및 메모리를 가요성을 가지는 기판인 제2 기판에 전사하면 좋다.
또, 본 실시형태는, 실시형태1, 실시형태2, 또는 실시형태3과 자유롭게 조합하는 것이 가능하다.
(실시형태 5)
본 실시형태의 반도체 장치의 구성에 대해서, 도9a를 참조하여 설명한다. 도9a에 나타낸 것처럼, 본 발명의 반도체 장치(620)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(611), 클록 발생회로(612), 데이터 복조/변조회로(613), 다른 회로를 제어하는 제어회로(614), 인터페이스 회로(615), 기억회로(616), 데이터 버스(617), 안테나(안테나 코일)(618), 센서(621), 센서회로(622)를 가진다.
전원회로(611)는, 안테나(618)로부터 입력된 교류신호를 기본으로, 반도체 장치(620)의 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로이다. 클록 발생 회로(612)는, 안테나(618)로부터 입력된 교류신호를 기본으로, 반도체 장치(620)의 내부의 각 회로에 공급하는 각종 클록신호를 생성하는 회로이다. 데이터 복조/변조회로(613)는, 리더/라이터(619)와 교신하는 데이터를 복조/변조하는 기능을 가진다. 제어회로(614)는, 기억회로(616)를 제어하는 기능을 가진다. 안테나(618)는, 전자파 혹은 전파를 송수신하는 기능을 가진다. 리더/라이터(619)는, 반도체 장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반 도체 장치는 상기 구성에 제약되지 않고, 예를 들면, 전원전압의 리미터 회로나 암호처리 전용 하드웨어 등의 다른 요소를 추가한 구성이라도 좋다.
기억 회로(616)는, 외부로부터의 전기적인 작용 또는 빛이 조사되는 것으로 변화하는 절연층이 한 쌍의 도전층 사이에 끼워진 기억소자를 가지는 것을 특징으로 한다. 또한, 기억회로(616)는, 한 쌍의 도전층 사이에 절연층이 낀 기억소자만을 가지고 있어도 좋고, 다른 구성의 기억회로를 가지고 있어도 좋다. 다른 구성의 기억회로란, 예를 들면, DRAM, SRAM, 마스크 ROM, PROM, EPROM, EEPROM 및 플래시 메모리로부터 선택되는 1개 또는 복수에 상당한다.
센서(623a)는, 저항소자, 용량결합소자, 유도결합소자, 광 기전력 소자, 광전 변환 소자, 열 기전력 소자, 트랜지스터, 써미스타, 다이오드 등의 반도체 소자로 형성된다. 센서회로(623b)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화를 검출하고, 아날로그/디지털 변환(A/D 변환)하고 제어회로(614)에 신호를 출력한다.
다음에, 본 발명의 반도체 장치를 실장한 전자 기기의 하나의 형태에 대해서 도면을 참조해서 설명한다. 여기에서 예시하는 전자 기기는 휴대전화기이며, 케이스(700, 706), 패널(701), 하우징(702), 프린트 배선 기판(703), 조작버튼(704), 배터리(705)를 가진다(도9b 참조). 패널(701)은 하우징(702)에 탈착이 자유롭게 내장되고, 하우징(702)은 프린트 배선 기판(703)에 끼워 붙인다. 하우징(702)은 패널(701)이 일체로 내장되는 전자 기기에 맞추어, 형상이나 치수가 적당하게 변경된다. 프린트 배선 기판(703)에는, 패키징된 복수의 반도체 장치가 실장되어 있 고, 이 중의 하나로서, 본 발명의 반도체 장치를 이용할 수 있다. 프린트 배선 기판(703)에 실장되는 복수의 반도체 장치는, 컨트롤러, 중앙처리 유닛(CPU: Central Processing Unit), 메모리, 전원 회로, 음성처리회로, 송수신회로 등의 어느 하나의 기능을 가진다.
패널(701)은, 접속 필름(708)을 사이에 두고, 프린트 배선 기판(703)에 고정하여 접속된다. 상기의 패널(701), 하우징(702), 프린트 배선 기판(703)은, 조작버튼(704)이나 배터리(705)와 함께, 케이스(700, 706)의 내부에 수납된다. 패널(701)이 포함하는 화소영역(709)은, 케이스(700)에 형성된 개구창으로부터 시인할 수 있도록 배치된다.
상기와 같이, 본 발명의 반도체 장치는, 소형, 박형, 경량인 것을 특징으로 하고 있고, 상기 특징에 의해서, 전자 기기의 케이스(700, 706) 내부의 한정된 공간을 유효하게 이용할 수 있다.
또, 본 발명의 반도체 장치는, 외부로부터의 전기적인 작용에 의해서 변화하는 절연층(즉, 한 쌍의 전극 사이에 끼워진 유기 화합물을 포함하는 층)이 한 쌍의 도전층 사이에 끼워진 단순한 구조의 기억소자를 가지기 때문에, 싼 반도체 장치를 이용한 전자 기기를 제공할 수 있다. 또, 본 발 명의 반도체 장치는 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체 장치를 이용한 전자 기기를 제공할 수 있다.
또한, 케이스(700, 706)는, 휴대전화기의 외관 형상을 하나의 예로서 나타낸 것이며, 본 실시형태에 따른 전자 기기는, 그 기능이나 용도에 따라서 여러가지 형태로 변용할 수 있다.
또, 본 실시형태는, 실시형태1, 실시형태2, 실시형태3, 또는 실시형태4와 자유롭게 조합하는 것이 가능하다.
(실시형태 6)
본 발명에 의해서, 무선 칩으로서 기능하는 반도체 장치를 형성할 수 있다. 무선 칩의 용도는 광범위하지만, 예를 들면, 지페, 경화, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증등, 도10a 참조), 포장용 용기류(포장지나 보틀 등, 도10c 참조), 기록매체(DVD소프트나 비디오 테이프 등, 도10b 참조), 차량류 (자전거등, 도10d) 참조), 신변의 일상 용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활 용품류, 전자 기기등의 상품이나 화물의 꼬리표(도10e, 도10f 참조) 등의 물품에 설치하여 사용할 수 있다. 전자 기기란, 액정표시 장치, EL표시 장치, 텔레비전 장치(단지 텔레비전, 텔레비(TV) 수상기, 텔레비전 수상기라고도 부른다) 및 휴대전화 등을 가리킨다.
본 발명의 반도체 장치(910)는, 프린트 기판에 실장하거나, 표면에 붙이거나, 묻거나 하여, 물품에 고정된다. 예를 들면, 책이라면, 종이에 묻거나, 유기수지로 된 패키지라면 그 유기수지에 묻거나 하여, 각 물품에 고정된다. 본 발명의 반도체 장치(910)는, 소형, 박형, 경량을 실현하기 위해, 물품에 고정한 후도, 그 물품 자체의 디자인성을 해치는 것이 없다. 또, 지페, 경화, 유가 증권류, 무기명 채권류, 증서류 등의 본 발명의 반도체 장치(910)를 설치하는 것으로, 인증기능을 가질 수 있고, 이 인증기능을 활용하면, 위조를 방지할 수 있다. 또, 포장용 용기 류, 기록매체, 신변의 일상 용품, 식품류, 의류, 생활 용품류, 전자 기기등에 본 발명의 반도체 장치를 설치하는 것으로, 검품 시스템의 효율화를 도모할 수 있다.
또, 본 실시형태는, 실시형태1, 실시형태2, 실시형태3, 실시형태4, 또는 실시형태5와 자유롭게 조합하는 것이 가능하다.
본 발명에 의해서, 단순한 구조의 메모리를 포함하는 반도체 장치를 제공하고, 싼 반도체 장치를 제공할 수 있다. 또, 본 발명에 의해서 저소비전력으로 메모리 셀에 기록하는 것이 가능하다.
본원은 2005년 3월 31일에 일본국 특허청에 출원된 특원2005-103559에 의거하고, 그 모든 내용은 특원2005-103559를 참조하는 것에 의해서 개시된다.

Claims (27)

  1. 복수의 기억소자를 구비하고,
    상기 기억소자는, 각각 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층의 적층구조로 되고,
    상기 기억소자는, 각각 기포발생영역을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전층과 상기 제2 도전층의 사이에 전압을 인가하여 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시켜, 기억소자에 데이터를 기록한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 도전층과 상기 제2 도전층과의 사이에 발생하는 열에 의해서 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층의 간격을 부분적으로 변화시켜, 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향에 수직한 제2 방향에 늘어나는 복수의 워드선을 더 구비하고,
    상기 제1 도전층은, 상기 비트선과 전기적으로 접속하고, 상기 제2 도전층은, 상기 워드선과 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  6. 복수의 기억소자를 구비하고,
    상기 기억소자는, 각각 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층의 적층구조로 되고,
    상기 기억소자는, 각각 기포발생영역을 가지고, 상기 기포발생영역은 제1 도 전층의 일부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 도전층과 상기 제2 도전층의 사이에 전압을 인가하여 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시켜, 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 도전층과 상기 제2 도전층과의 사이에 발생하는 열에 의해서 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층의 간격을 부분적으로 변화시켜 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향에 수직한 제2 방향에 늘어나는 복수의 워드선을 더 구비하고,
    상기 제1 도전층은, 상기 비트선과 전기적으로 접속하고, 상기 제2 도전층은, 상기 워드선과 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  11. 복수의 기억소자를 구비하고,
    상기 기억소자는, 각각 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층의 적층구조로 되고,
    상기 기억소자는, 각각 기포발생영역을 가지고, 상기 기포발생영역은 유기 화합물을 포함하는 층의 일부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 도전층과 상기 제2 도전층의 사이에 전압을 인가하여 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시켜, 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 도전층과 상기 제2 도전층의 사이에서 발생하는 열에 의해서, 기포는 상기 기포발생영역으로부터 상기 제1 도전층과 상기 제2 도전층의 사이에서 발생하고, 상기 제1 도전층과 상기 제2 도전층의 간격을 상기 생성된 기포에 의해서 생기는 압력에 의해서 부분적으로 변화시켜, 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향에 수직한 제2 방향에 늘어나는 복수의 워드선을 더 구비하고,
    상기 제1 도전층은, 상기 비트선과 전기적으로 접속하고, 상기 제2 도전층은, 상기 워드선과 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  16. 복수의 기억소자를 구비하고,
    상기 기억소자는, 각각 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층의 적층구조로 되고,
    상기 기억소자는, 각각 기포발생영역을 가지고, 상기 기포발생영역은 제2 도전층의 일부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 도전층과 상기 제2 도전층의 사이에 전압을 인가하여 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시켜, 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 도전층과 상기 제2 도전층과의 사이에 발생하는 열에 의해서 상기 기포발생영역으로부터 상기 제1 도전층과 제2 도전층의 사이에 기포를 발생시키고, 기포발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층의 간격을 부분적으로 변화시켜, 기억소자에 데이터를 기록하는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서,
    제1 방향에 늘어나는 복수의 비트선과, 상기 제1 방향에 수직한 제2 방향에 늘어나는 복수의 워드선을 더 구비하고,
    상기 제1 도전층은, 상기 비트선과 전기적으로 접속하고, 상기 제2 도전층은, 상기 워드선과 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  21. 제1 방향에 늘어나는 복수의 비트선과,
    상기 제1방향에 수직한 제2 방향에 늘어나는 복수의 워드선과,
    기억소자를 가지고,
    상기 기억소자는, 상기 비트선을 구성하는 제1 도전층과, 유기 화합물을 포함하는 층과, 상기 워드선을 구성하는 제2 도전층과의 적층구조로 되고,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제1 방향에 늘어나는 복수의 비트선과,
    상기 제1방향에 수직한 제2 방향에 늘어나는 복수의 워드선과,
    기억소자를 가지고,
    상기 기억소자는, 상기 비트선을 구성하는 제1 도전층과, 유기 화합물을 포함하는 층과, 상기 워드선을 구성하는 제2 도전층과의 적층구조로 되고,
    상기 기억소자는, 제1 도전층과 제2 도전층의 사이에 기포를 갖는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 기포는, 상기 제1 도전층의 일부 및 상기 제2 도전층의 일부와 포개어져 있고,
    상기 제1 도전층의 일부 및 상기 제2 도전층의 일부와의 간격은, 다른 부분 보다 큰 것을 특징으로 하는 반도체 장치.
  24. 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층과의 적층을 가지는 기억소자에, 전압을 인가하는 단계와,
    상기 제1 도전층과 상기 제2 도전층의 사이에 기포를 발생시키는 단계와,
    기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층을 단락시켜 데이터를 기억소자에 기록하는 단계를 포함한 것을 특징으로 하는 반도체 장치의 구동방법.
  25. 제24 항에 있어서,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
  26. 제1 도전층과, 유기 화합물을 포함하는 층과, 제2 도전층과의 적층을 가지는 기억소자에, 전압을 인가하여, 기억소자에 열을 발생시키는 단계와,
    기억소자에 발생하는 열에 의해서 상기 제1 도전층과 제2 도전층과의 사이에 기포를 발생시키는 단계와,
    기포의 발생에 의거하는 압력에 의해서, 상기 제1 도전층과 상기 제2 도전층과의 간격을 부분적으로 변화시켜서, 데이터를 기억소자에 기록하는 단계를 포함한 것을 특징으로 하는 반도체 장치의 구동방법.
  27. 제26항에 있어서,
    상기 유기 화합물을 포함하는 층은, 유리 전이온도가 50 ℃ ~ 200 ℃인 유기 화합물을 포함하는 것을 특징으로 하는 반도체 장치의 구동방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI467702B (zh) 2005-03-28 2015-01-01 Semiconductor Energy Lab 記憶裝置和其製造方法
US7679107B2 (en) * 2005-04-28 2010-03-16 Semiconductor Energy Laboratory Co., Ltd. Memory device that utilizes organic layer with a compound that can photoisomerize between conductive layers; at least one of which is light transmitting
US7700984B2 (en) * 2005-05-20 2010-04-20 Semiconductor Energy Laboratory Co., Ltd Semiconductor device including memory cell
WO2006129739A1 (en) 2005-05-31 2006-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8212238B2 (en) * 2005-12-27 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7719872B2 (en) * 2005-12-28 2010-05-18 Semiconductor Energy Laboratory Co., Ltd. Write-once nonvolatile memory with redundancy capability
TWI411964B (zh) 2006-02-10 2013-10-11 Semiconductor Energy Lab 半導體裝置
US7605410B2 (en) * 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG175569A1 (en) * 2006-10-04 2011-11-28 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR101408716B1 (ko) 2006-10-24 2014-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저장 디바이스를 포함하는 반도체 디바이스와 이를 구동하기 위한 방법
KR101416876B1 (ko) * 2006-11-17 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조방법
KR101485926B1 (ko) * 2007-02-02 2015-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치
JP5263757B2 (ja) * 2007-02-02 2013-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5525694B2 (ja) 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
WO2008123119A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device provided with the photoelectric conversion device
KR101401528B1 (ko) * 2007-06-29 2014-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광전변환장치 및 그 광전변환장치를 구비하는 전자기기
WO2009014155A1 (en) * 2007-07-25 2009-01-29 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device having the same
WO2011004874A1 (ja) * 2009-07-09 2011-01-13 株式会社村田製作所 アンチヒューズ素子
WO2011089835A1 (en) * 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
FR2966268B1 (fr) * 2010-10-18 2013-08-16 St Microelectronics Rousset Procédé comprenant une détection d'une remise en boitier d'un circuit intégré après une mise en boitier initiale, et circuit intégré correspondant.

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2022929C (en) 1989-08-10 1995-02-07 Hisaaki Kawade Organic recording medium with electrodes
US5989943A (en) * 1989-09-07 1999-11-23 Quicklogic Corporation Method for fabrication of programmable interconnect structure
JP2794348B2 (ja) 1991-06-21 1998-09-03 キヤノン株式会社 記録媒体、その製造方法、情報処理装置
JP3170101B2 (ja) * 1993-04-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法
EP0821826B1 (en) 1996-02-16 2003-07-23 Koninklijke Philips Electronics N.V. Write-once read-many electrical memory element of a conjugated polymer or oligomer
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6288437B1 (en) * 1999-02-26 2001-09-11 Micron Technology, Inc. Antifuse structures methods and applications
DE10045192A1 (de) * 2000-09-13 2002-04-04 Siemens Ag Organischer Datenspeicher, RFID-Tag mit organischem Datenspeicher, Verwendung eines organischen Datenspeichers
US6950331B2 (en) 2000-10-31 2005-09-27 The Regents Of The University Of California Organic bistable device and organic memory cells
US6498056B1 (en) * 2000-10-31 2002-12-24 International Business Machines Corporation Apparatus and method for antifuse with electrostatic assist
US7087975B2 (en) * 2000-12-28 2006-08-08 Infineon Technologies Ag Area efficient stacking of antifuses in semiconductor device
US6646912B2 (en) * 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
US6465282B1 (en) * 2001-09-28 2002-10-15 Infineon Technologies Ag Method of forming a self-aligned antifuse link
US7196422B2 (en) * 2001-12-14 2007-03-27 Intel Corporation Low-dielectric constant structure with a multilayer stack of thin films with pores
JP2003243631A (ja) 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
US6683322B2 (en) 2002-03-01 2004-01-27 Hewlett-Packard Development Company, L.P. Flexible hybrid memory element
US6943065B2 (en) * 2002-03-25 2005-09-13 Micron Technology Inc. Scalable high performance antifuse structure and process
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US6813182B2 (en) * 2002-05-31 2004-11-02 Hewlett-Packard Development Company, L.P. Diode-and-fuse memory elements for a write-once memory comprising an anisotropic semiconductor sheet
US6828685B2 (en) 2002-06-14 2004-12-07 Hewlett-Packard Development Company, L.P. Memory device having a semiconducting polymer film
JP2004128471A (ja) 2002-08-07 2004-04-22 Canon Inc 不揮発メモリ装置
US7973313B2 (en) 2003-02-24 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device, IC label, container comprising the thin film integrated circuit, manufacturing method of the thin film integrated circuit device, manufacturing method of the container, and management method of product having the container
JP5110414B2 (ja) 2003-03-19 2012-12-26 大日本印刷株式会社 有機双安定性素子、これを用いた有機双安定性メモリ装置、およびそれらの駆動方法
US6750530B1 (en) * 2003-06-03 2004-06-15 International Business Machines Corporation Semiconductor antifuse with heating element
US20050006640A1 (en) * 2003-06-26 2005-01-13 Jackson Warren B. Polymer-based memory element
CN100468740C (zh) 2004-04-02 2009-03-11 株式会社半导体能源研究所 半导体器件及其驱动方法
US7795617B2 (en) * 2004-10-29 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, paper money, valuable securities, passport, electronic device, bag, and clothes
US7768014B2 (en) * 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
US7791066B2 (en) * 2005-05-20 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof and method for writing memory element

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