KR20060101080A - 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치및 유기 박막 트랜지스터의 제조방법 - Google Patents
유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치및 유기 박막 트랜지스터의 제조방법 Download PDFInfo
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Abstract
본 발명은 용이하게 유기 반도체층의 패터닝 효과를 얻을 수 있도록 하기 위한 것으로, (i) 기판과, (ii) 상기 기판 상에 배치된 게이트 전극과, (iii) 상기 게이트 전극 상에 배치된 게이트 절연막과, (iv) 상기 게이트 절연막 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극과, (v) 상기 소스 전극과 상기 드레인 전극에 각각 접하며 인접한 유기 박막 트랜지스터와 구별되도록 단부를 갖는 유기 반도체층, 그리고 (vi) 상기 유기 반도체층을 덮도록 배치되며, 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되어 상기 유기 반도체층의 단부 외측으로 노출된 부분에 접하는 캔틸레버층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 그와 같은 유기 박막 트랜지스터의 제조방법을 제공한다.
Description
도 1은 본 발명의 바람직한 일 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 2 내지 도 9는 도 1에 도시된 유기 박막 트랜지스터의 제조공정을 개략적으로 도시하는 단면도들이다.
도 10은 본 발명의 바람직한 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 바람직한 또 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 바람직한 또 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다.
도 13은 도 12의 XIII-XIII선을 따라 취한 단면도이다.
도 14는 본 발명의 바람직한 또 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다.
도 15는 도 14의 XV-XV선을 따라 취한 단면도이다.
도 16은 본 발명의 바람직한 또 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다.
도 17은 도 16의 XVII-XVII선을 따라 취한 단면도이다.
도 18은 본 발명의 바람직한 또 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다.
도 19는 본 발명의 바람직한 또 다른 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 게이트 전극
12: 게이트 절연막 13: 소스 전극
14: 드레인 전극 15: 유기 반도체층
16: 캔틸레버층
본 발명은 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 유기 박막 트랜지스터의 제조방법에 관한 것으로서, 더 상세하게는 용이하게 유기 반도체층의 패터닝 효과를 얻을 수 있는 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 이와 같은 유기 박막 트랜지스터의 제조방법에 관한 것이다.
액정 디스플레이 장치나 전계발광 디스플레이 장치 등의 평판 디스플레이 장치에 사용되는 박막 트랜지스터(thin film transistor)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자 등으로 사용된다.
이러한 박막 트랜지스터는 서로 대향된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 사이에 형성된 채널 영역을 구비하는 반도체층을 구비하며, 이 소스 전극, 드레인 전극 및 반도체층과 절연되는 게이트 전극이 구비된다.
상기와 같은 구조의 박막 트랜지스터들이 어레이 형태로 구현될 경우, 각 박막 트랜지스터는 독립된 스위칭 소자로 작동해야 되는 바, 따라서 인접한 박막 트랜지스터들간의 크로스 토크를 방지하기 위해 반도체층이 패터닝되도록 하는 것이 바람직하다. 따라서 종래의 실리콘 박막 트랜지스터 등의 경우에는 포토 리소그래피법 등을 이용하여 실리콘으로 형성된 반도체층을 패터닝하고 있다.
한편, 최근 플렉서블 디스플레이 장치에 대한 연구가 활발해짐에 따라 종래의 글래스재 기판이 아닌 플라스틱재 기판을 이용하려는 시도가 계속되고 있다. 이 경우, 플라스틱재 기판은 고온공정을 거칠 수 없다는 문제점이 있기에, 종래의 실리콘 박막 트랜지스터를 이용하기 어렵다는 문제점이 있었다.
따라서, 저온에서 박막 트랜지스터를 플라스틱재 기판에 형성하기 위한 방법들이 제안되었다. 특히, 저온 제조가 가능한 유기 박막 트랜지스터, 즉 유기물로 반도체층이 형성된 박막 트랜지스터에 대한 연구가 활발해지고 있다. 그러나 이러한 유기 박막 트랜지스터의 경우에는, 종래의 포토 리소그래피법을 이용하여 유기 반도체층을 패터닝할 수 없다는 문제점이 있었다. 즉, 종래의 습식 또는 건식 에칭 공정이 혼입된 방법을 사용하게 되면, 유기 반도체층에 손상을 가하게 되어 사용할 수 없게 된다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 용이하게 유기 반도체층의 패터닝 효과를 얻을 수 있는 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 이와 같은 유기 박막 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적 및 그 밖의 여러 목적을 달성하기 위하여, 본 발명은, (i) 기판과, (ii) 상기 기판 상에 배치된 게이트 전극과, (iii) 상기 게이트 전극 상에 배치된 게이트 절연막과, (iv) 상기 게이트 절연막 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극과, (v) 상기 소스 전극과 상기 드레인 전극에 각각 접하며 인접한 유기 박막 트랜지스터와 구별되도록 단부를 갖는 유기 반도체층, 그리고 (vi) 상기 유기 반도체층을 덮도록 배치되며, 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되어 상기 유기 반도체층의 단부 외측으로 노출된 부분에 접하는 캔틸레버층을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 유기 반도체층의 단부는 상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극 중 적어도 어느 하나의 일부분이 상기 유기 반도체층의 단부 외측에 노출되도록 하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 캔틸레버층에는 상기 유기 반도체층 의 일부가 노출되도록 적어도 하나의 개구부가 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 캔틸레버층에 구비된 개구부는 상기 소스 전극과 상기 드레인 전극 사이의 영역 이외의 영역에 대응되도록 구비되는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 부분은 폐곡선을 이루는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 반도체층의 상기 소스 전극과 상기 드레인 전극 사이의 영역은, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 폐곡선 내에 위치하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 부분은 대략 직선을 이루는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 부분은 적어도 한 쌍의 평행선을 이루는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 반도체층의 상기 소스 전극과 상기 드레인 전극 사이의 영역은, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측 으로 노출된 평행선 내에 위치하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 게이트 절연막은 상기 게이트 전극을 덮는 것으로 할 수 있다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, 상기와 같은 유기 박막 트랜지스터를 구비하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
본 발명은 또한 상기와 같은 목적을 달성하기 위하여, (i) 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극을 덮도록 게이트 절연막을 형성하며, 상기 게이트 절연막 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 형성하는 단계와, (ii) 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막을 덮도록 희생층을 형성하는 단계와, (iii) 상기 희생층 하부의 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막 중 상기 소스 전극과 상기 드레인 전극 사이의 영역 이외의 영역에 대응하는 부분의 적어도 일부가 노출되도록 상기 희생층을 패터닝하는 단계와, (iv) 상기 희생층 하부의 상기 소스 전극, 상기 드레인 전극 또는 상기 게이트 절연막의 노출된 부분과 상기 희생층을 덮도록 캔틸레버층을 형성하는 단계와, (v) 상기 희생층을 제거하는 단계, 그리고 (vi) 상기 희생층이 제거된 부분에 유기 반도체층을 형성하는 단계를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법을 제공한다.
이러한 본 발명의 다른 특징에 의하면, 상기 희생층은 포토 리지스트인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 희생층을 제거하는 단계는 습식 식 각법을 이용하여 상기 희생층을 제거하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 반도체층을 형성하는 단계는 스핀 코팅(spin coating)법 또는 디핑(dipping)법을 이용하여 유기 반도체층을 형성하는 단계인 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 반도체층을 형성하는 단계를 거친 후, 상기 캔틸레버층 상에 잔존하는 유기 반도체 물질을 제거하는 단계를 더 구비하는 것으로 할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 캔틸레버층 상에 잔존하는 유기 반도체 물질을 제거하는 단계는 자외선을 조사하거나, 오존 또는 플라즈마 처리를 하여 상기 캔틸레버층 상에 잔존하는 유기 반도체 물질을 제거하는 단계인 것으로 할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 바람직한 제 1 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 기판(10) 상에 유기 박막 트랜지스터가 구비된다. 상기 기판(10)으로는 글라스재, 플라스틱재 또는 금속으로 된 기판이 사용될 수 있다. 금속으로 된 기판의 경우에는 유기 박막 트랜지스터와 기판 사이에 절연막 등이 더 개재될 수도 있다.
유기 박막 트랜지스터의 구조를 더욱 자세히 설명하자면, 상기와 같은 기판 (10) 상에 게이트 전극(11)이 구비되어 있고 이 게이트 전극(11) 상에 게이트 절연막(12)이 구비되어 있다. 도 1에서는 게이트 절연막(12)이 게이트 전극(11)을 덮도록 기판(10)의 전면에 걸쳐 구비되어 있는 것으로 도시되어 있으나, 이와 달리 패터닝되어 구비될 수도 있고 게이트 전극(11) 상에만 구비될 수도 있는 등 다양한 변형이 가능함은 물론이다. 그리고 기판(10) 상에 기판(10)의 평활성을 유지하고 박막 트랜지스터로 불순물이 침투하는 것을 방지하기 위해 필요에 따라 버퍼층(미도시)이 더 구비될 수도 있다. 이는 후술할 실시예들에 있어서도 동일하다.
게이트 절연막(12) 상에는 서로 이격되어 배치되는 소스 전극(13) 및 드레인 전극(14)이 구비되고, 이 소스 전극(13)과 드레인 전극(14)에 각각 접하는 유기 반도체층(15)이 구비된다. 게이트 전극(11), 소스 전극(13) 및 드레인 전극(14)은 도전성을 갖는 물질로 형성될 수 있다.
상기 유기 반도체층(15)은 반도체성 유기물질로 구비될 수 있다. 고분자로 구비될 경우에는, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체를 포함할 수 있다. 저분자로 구비될 경우에는, 펜타센, 테트라센, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-6-티오펜, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 또는 파이로멜리틱 디이미드 및 이들의 유도체, 퍼릴렌테트라카르복시산 디안하이드라이드 또는 퍼릴렌테트라카르복실릭 디이미드 및 이들의 유도체를 포함 할 수 있다. 물론 이 외의 다양한 유기 반도체 물질로 구비될 수도 있다.
이때, 상기 유기 반도체층(15)은 인접한 유기 박막 트랜지스터와 구별되도록 단부(15a)를 갖는다. 유기 반도체층(15)이 단부(15a)를 갖는다고 하는 것은 패터닝되어 있다는 것을 의미한다. 이는 유기 반도체층(15)이 인접한 유기 박막 트랜지스터들에 있어서 일체로 형성될 경우, 일체로 형성된 유기 반도체층을 통해 그 인접한 유기 박막 트랜지스터들 사이에서 누설전류에 의해 소위 크로스 토크가 발생할 수 있기 때문이다.
이 경우 유기 반도체층(15)은 일반적으로 저항이 매우 크기 때문에, 서로 충분히 이격되어 있는 유기 박막 트랜지스터들에 있어서는 유기 반도체층이 일체로 형성되어도 크로스 토크가 발생하지 않는다. 따라서 인접한 유기 박막 트랜지스터들에 있어서 유기 반도체층이 패터닝되도록, 즉 단부(15a)를 갖도록 하는 것으로 충분하다. 물론 후술할 실시예에서 설명하는 것과 같이 모든 유기 박막 트랜지스터들에 있어서 유기 반도체층이 각각 패터닝되도록 할 수도 있다.
그리고 도 1에 도시된 바와 같이 본 실시예에 따른 유기 박막 트랜지스터는 캔틸레버층(16)을 구비한다. 이 캔틸레버층(16)은 그 하부의 유기 반도체층(15)을 덮도록 배치된다. 그리고 이 유기 반도체층(15)과 동일 층상에 또는 그 하부에 배치된 부분에 접하는데, 더 정확히 설명하자면 유기 반도체층(15)과 동일 층상에 또는 그 하부에 배치되고 유기 반도체층(15)의 단부(15a) 외측으로 노출된 부분에 접한다. 도 1에서는 유기 반도체층(15)의 하부에 배치된 게이트 절연막(12)의 유기 반도체층(15)의 단부(15a) 외측으로 노출된 부분에 접해있다. 도 1에서는 캔틸레버 층(16)이 기판(10)의 전 영역에 대응하도록 구비되어 있는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니고 패터닝될 수도 있는 등 그 다양한 변형이 가능함은 물론이다. 이는 후술할 실시예들에 있어서도 동일하다.
도 1에 도시된 바와 같은 본 실시예에 따른 유기 박막 트랜지스터의 제조공정을 도 2 내지 도 9를 참조하여 설명한다.
먼저 도 2에 도시된 바와 같이, 기판(10) 상에 게이트 전극(11)을 형성하고, 이 게이트 전극(11)을 덮도록 게이트 절연막(12)을 형성한다. 그리고 게이트 절연막(12) 상에 서로 이격되어 배치되는 소스 전극(13) 및 드레인 전극(14)을 형성한다.
그 후, 도 3에 도시된 것처럼 소스 전극(13), 드레인 전극(14) 및 게이트 절연막(12)을 덮도록 희생층(17)을 형성한다. 그리고 이 희생층(17)을 패터닝하여 단부(17a)가 형성되도록 한다. 이때, 도 4에 도시된 것처럼 패터닝을 통해 희생층(17) 하부의 소스 전극(13), 드레인 전극(14) 및 게이트 절연막(12) 중 소스 전극(13)과 드레인 전극(14) 사이의 영역 이외의 영역에 대응하는 부분의 적어도 일부가 노출되도록 한다. 도 4에서는 게이트 절연막(12)의 일부가 노출된 경우를 도시하고 있다. 이 단부(17a)가 형성되는 위치는 도 1에 도시된 유기 반도체층의 단부(15a)가 형성될 위치이다.
이러한 희생층(17)으로는 포토 리지스트를 사용할 수 있다. 즉, 포토 리지스트를 도포한 후 이를 노광 및 현상 등을 함으로써 도 4에 도시된 바와 같은 패터닝이 이루어지도록 할 수 있다.
희생층(17)을 패터닝한 후, 도 5에 도시된 바와 같이, 희생층(17) 하부의 소스 전극(13), 드레인 전극(14) 또는 게이트 절연막(12)의 노출된 부분과 희생층(17)을 덮도록 캔틸레버층(16)을 형성한다. 전술한 바와 같이 도 4에서는 게이트 절연막(12)의 일부가 노출된 경우를 도시하고 있으므로, 캔틸레버층(16)이 도 5에 도시된 바와 같이 희생층(17) 하부의 게이트 절연막(12)의 노출된 부분에 접하도록 형성되어 있다. 이 캔틸레버층(16)은 다양한 물질로 형성될 수 있는데, 예컨대 테오스(TEOS: Tetra ethyl ortho silicate) 또는 실리콘 나이트라이드 등과 같은 물질로 형성될 수 있다. 물론 이 외의 다양한 물질로도 형성될 수 있는데, 충분한 기계적 강도를 갖도록 형성되는 것이 바람직하다.
상기와 같은 단계들을 거친 후, 도 6에 도시된 바와 같이 희생층(17)을 제거한다. 희생층(17)을 제거하면 소스 전극(13), 드레인 전극(14) 또는 게이트 절연막(12)과 캔틸레버층(16) 사이에 공간이 형성된다. 따라서 캔틸레버층(16)이 그 빈 공간이 형성됨에 따라 받게 되는 스트레스 등을 견딜 수 있는 충분한 기계적 강도를 갖도록 형성되는 것이 바람직하다.
희생층(17)을 제거하는 방법으로는 여러 다양한 방법이 이용될 수 있는데, 예컨대 HF, BHF 또는 ClF3와 같은 식각액을 사용하는 습식 식각법을 이용할 수도 있다. 이 경우에는 캔틸레버층(16)이 그와 같은 식각이 행해지는 동안 변형되거나 함께 식각되지 않는 물질로 형성되도록 하는 것이 바람직하다.
희생층(17)을 제거한 후, 소스 전극(13), 드레인 전극(14) 또는 게이트 절연 막(12)과 캔틸레버층(16) 사이의 공간, 즉 희생층이 제거된 부분에 유기 반도체층(15)을 형성하여 도 7에 도시된 바와 같이 유기 박막 트랜지스터를 완성한다. 유기 반도체층(15)을 형성하는 방법으로는 다양한 방법이 이용될 수 있는데, 스핀 코팅(spin coating)법 또는 디핑(dipping)법 등을 이용할 수 있다.
이때, 스핀 코팅법 또는 디핑법 등을 이용하여 유기 반도체층(15)을 형성할 시, 희생층이 제거된 부분인 소스 전극(13), 드레인 전극(14) 또는 게이트 절연막(12)과 캔틸레버층(16) 사이의 공간에만 유기 반도체층(15)이 형성되지 않고, 도 8에 도시된 바와 같이 캔틸레버층(16) 상에도 유기 반도체 물질(15c)이 잔존할 수 있다. 따라서 그와 같은 경우에는 유기 반도체층(15)을 형성하는 단계를 거친 후, 캔틸레버층(16) 상에 잔존하는 유기 반도체 물질(15c)을 제거하는 단계를 더 거치는 것이 바람직하다.
캔틸레버층(16) 상에 잔존하는 유기 반도체 물질(15c)을 제거하는 단계는 도 9에 도시된 바와 같이 자외선을 잔존 유기 반도체 물질(15c)에 조사하거나, 오존(O3) 또는 플라즈마 처리를 함으로써 캔틸레버층(16) 상에 잔존하는 유기 반도체 물질(15c)을 제거하는 단계가 되도록 할 수 있다.
상기와 같은 공정을 통해 도 1에 도시된 바와 같은 유기 박막 트랜지스터를 제조함으로써, 유기 반도체층(15)이 자동적으로 패터닝되도록 할 수 있다. 또한 유기 반도체층(15)이 자동적으로 패터닝되도록 하기 위해 구비된 캔틸레버층(16)은 궁극적으로 유기 박막 트랜지스터를 외부의 수분이나 기타 다른 불순물로부터 보호 하는 보호막(passivation layer)역할을 수행하게 됨으로써, 추후 보호막을 형성하는 공정을 따로 거칠 필요가 없게 된다.
도 10은 본 발명의 바람직한 제 2 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
전술한 제 1 실시예에서 설명한 바와 같이 희생층을 제거한 후 그 공간에 유기 반도체층(15)이 형성되도록 유기 반도체 물질을 개재시키는데, 이 유기 반도체층(15)은 소스 전극(13) 및 드레인 전극(14)과 각각 접해야 한다. 이때 캔틸레버층(16) 때문에 유기 반도체 물질이 충분히 개재되지 못하여 유기 반도체층(15)이 소스 전극(13) 및 드레인 전극(14)에 각각 접하지 못하게 될 수도 있다. 따라서 도 10에 도시된 바와 같이 캔틸레버층(16)에 적어도 하나의 개구부(16a)가 구비되도록 함으로써 유기 반도체 물질이 희생층이 제거된 공간에 충분히 개재될 수 있도록 할 수 있다. 이 경우, 최종적인 유기 박막 트랜지스터에 있어서, 캔틸레버층(16)에는 그 하부의 유기 반도체층(15)의 일부가 노출되도록 적어도 하나의 개구부(16a)가 구비된 유기 박막 트랜지스터가 된다.
이때, 전술한 제 1 실시예에서 설명한 바와 같이 스핀 코팅법 또는 디핑법 등을 이용하여 유기 반도체층(15)을 형성할 시, 희생층이 제거된 부분인 소스 전극(13), 드레인 전극(14) 또는 게이트 절연막(12)과 캔틸레버층(16) 사이의 공간에만 유기 반도체층(15)이 형성되지 않고, 도 8에 도시된 바와 같이 캔틸레버층(16) 상에도 유기 반도체 물질(15c, 도 8 참조)이 잔존할 수 있다. 따라서 그와 같은 경우에는 전술한 바와 같이 유기 반도체층(15)을 형성하는 단계를 거친 후, 캔틸레버층 (16) 상에 잔존하는 유기 반도체 물질(15c)을 제거하는 단계를 더 거치는 것이 바람직하다.
그 방법은 전술한 제 1 실시예에서 설명한 것과 동일한데, 이 과정에서 캔틸레버층(16)에 형성된 개구부(16a, 도 10 참조)를 통해 노출된 유기 반도체층(15)도 손상될 수도 있다. 유기 반도체층(15)에는 게이트 전극(11)에 인가된 신호에 따라 채널이 형성되며, 이 채널을 통해 소스 전극(13)과 드레인 전극(14) 사이에 전류가 흐르게 된다. 따라서 이렇게 채널이 형성되는 영역인 소스 전극(13)과 드레인 전극(14) 사이의 유기 반도체층이 훼손되는 것이 방지되도록 할 필요가 있다. 이를 위해, 캔틸레버층(16)에 구비된 개구부(16a)는 도 10에 도시된 바와 같이 소스 전극(13)과 드레인 전극(14) 사이의 영역 이외의 영역에 대응되도록 하는 것이 바람직하다.
도 11은 본 발명의 바람직한 제 3 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 단면도이다.
도 11에 도시된 바와 같이, 유기 반도체층(15)이 어느 일 방향에만 단부를 구비하는 것이 아니라 여러 방향에 단부들(15a, 15b)을 구비할 수도 있다. 즉 인접한 박막 트랜지스터들이 복수개일 경우, 그 인접한 박막 트랜지스터들과의 사이에 단부들이 구비되도록 할 수 있다.
도 12는 본 발명의 바람직한 제 4 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이고, 도 13은 도 12의 XIII-XIII선을 따라 취한 단면도이다.
상기 도면들을 참조하면, 캔틸레버층(16)과 접하는 부분으로서 유기 반도체층(15)과 동일 층상에 또는 그 하부에 배치되고 유기 반도체층(15)의 단부 외측으로 노출된 부분이 폐곡선을 이루도록 되어 있다. 도 12 및 13에서는 유기 반도체층(15)의 하부에 배치된 게이트 절연막(12)이 유기 반도체층(15)의 단부 외측으로 노출되어 있으며, 그 노출된 부분과 캔틸레버층(16)이 접하는 부분이 폐곡선을 이루도록 되어 있다. 즉, 유기 반도체층(15)이 각 유기 박막 트랜지스터별로 패터닝되어 있다. 이를 통해 인접한 유기 박막 트랜지스터들에 있어서 누설 전류에 의한 크로스 토크가 발생하는 것이 원천적으로 방지될 수 있다.
이때, 인접한 유기 박막 트랜지스터들에 있어서 누설 전류에 의한 크로스 토크가 발생하는 것을 방지하기 위해서는 각 유기 반도체층(15)의 소스 전극(13)과 드레인 전극(14) 사이의 영역이 인접한 박막 트랜지스터의 유기 반도체층과 구별되면 족하다. 따라서 유기 반도체층(15)의 소스 전극(13)과 드레인 전극(14) 사이의 영역이, 캔틸레버층(16)과 접하는 부분으로서 유기 반도체층(15)과 동일 층상에 또는 그 하부에 배치되고 유기 반도체층(15)의 단부 외측으로 노출된 부분이 이루는 폐곡선 내에 위치하도록 함으로써, 인접한 유기 박막 트랜지스터들 사이의 크로스 토크를 방지할 수 있다. 도 12 및 13에서는 유기 반도체층(15)의 하부에 배치된 게이트 절연막(12)이 유기 반도체층(15)의 단부 외측으로 노출되어 있으며, 그 노출된 부분과 캔틸레버층(16)이 접하는 부분이 폐곡선을 이루고, 이때 유기 반도체층(15)의 소스 전극(13)과 드레인 전극(14) 사이의 영역이 이 폐곡선 내에 위치하도록 되어 있다. 이 경우, 전술한 바와 같이 캔틸레버층(16)에는 적어도 하나의 개구 부(16a)가 구비되어, 유기 반도체층(15) 형성 시 유기 반도체 물질이 그 개구부(16a)를 통해 주입되도록 할 수 있다.
도 14는 본 발명의 바람직한 제 5 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이고, 도 15는 도 14의 XV-XV선을 따라 취한 단면도이다.
유기 박막 트랜지스터 어레이의 경우, 유기 박막 트랜지스터들은 일정한 패턴으로 배치되는 경향이 있다. 이 경우, 일 방향, 예컨대 도 14의 x 방향으로 인접한 두 개의 유기 박막 트랜지스터들이 그 일 방향과 수직인 타 방향, 예컨대 도 14의 y 방향으로 배치된 유기 박막 트랜지스터들과는 충분히 이격되어 있을 수도 있다. 이 경우에는 그 x 방향으로 인접한 유기 박막 트랜지스터들의 유기 반도체층이 패터닝되면 족하다. 유기 반도체층은 일반적으로 저항이 매우 커서 충분히 이격된 유기 박막 트랜지스터들 사이에서는 크로스 토크가 발생하지 않기 때문이다.
이와 같은 경우, 캔틸레버층(16)과 접하는 부분으로서 유기 반도체층(15)과 동일 층상에 또는 그 하부에 배치되고 유기 반도체층(15)의 단부 외측으로 노출된 부분이, 대략 직선을 이루도록 할 수 있다. 도 14 및 15에서는 유기 반도체층(15) 하부에 배치된 게이트 절연막(12)이 유기 반도체층(15)의 단부(15a) 외측으로 노출되어 있고, 그 노출된 부분과 캔틸레버층(16)이 접하는 부분이 대략 직선을 이루는 경우가 도시되어 있다.
물론 도 15의 x 방향으로 두 개 이상의 유기 박막 트랜지스터들이 인접해있을 수도 있는데, 그와 같은 경우에는 도 16 및 도 17에 도시된 제 6 실시예에 따른 유기 박막 트랜지스터의 경우와 같이, 캔틸레버층(16)과 접하는 부분으로서 유기 반도체층(15)과 동일 층상에 또는 그 하부에 배치되고 유기 반도체층(15)의 단부(15a) 외측으로 노출된 부분이, 적어도 한 쌍의 평행선을 이루게 된다.
도 18은 본 발명의 바람직한 제 7 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이고, 도 19는 본 발명의 바람직한 제 8 실시예에 따른 유기 박막 트랜지스터를 개략적으로 도시하는 평면도이다.
전술한 실시예들은 유기 반도체층 하부에 배치된 게이트 절연막이 유기 반도체층의 단부 외측으로 노출되어 있고, 그 노출된 부분과 캔틸레버층이 접함으로써 유기 반도체층이 패터닝된 유기 박막 트랜지스터에 대한 것이었다.
그러나 유기 반도체층의 단부 외측으로 노출된 부분이 반드시 게이트 절연막일 필요는 없으며, 유기 반도체층과 동일 층상에 또는 그 하부에 배치된 부분이 유기 반도체층의 단부 외측으로 노출되어 있고, 그 노출된 부분과 캔틸레버층이 접함으로써 유기 반도체층이 패터닝되어 있으면 족하다. 즉, 도 18에 도시된 바와 같이 소스 전극(13)이 유기 반도체층의 단부(15a) 외측으로 노출되어 있고, 그 노출된 부분과 캔틸레버층(16)이 접함으로써 유기 반도체층이 패터닝되도록 할 수도 있다. 그리고 도 19에 도시된 바와 같이 소스 전극(13)과 게이트 절연막(12)이 동시에 유기 반도체층의 단부(15a) 외측으로 노출되어 있고, 그 노출된 부분과 캔틸레버층(16)이 접함으로써 유기 반도체층이 패터닝되도록 할 수도 있다. 물론 이 외의 다양한 변형도 가능함은 물론이다.
상술한 바와 같은 유기 박막 트랜지스터들은 플렉서블 특성이 좋은 바, 따라서 박막 트랜지스터를 구비하는 다양한 플렉서블 평판 디스플레이 장치에 이용될 수 있다. 이러한 평판 디스플레이 장치로서 액정 디스플레이 장치 및 유기 전계발광 디스플레이 장치 등 다양한 디스플레이 장치들이 있다.
즉, 상기와 같은 유기 박막 트랜지스터는 평판 디스플레이 장치의 스위칭 박막 트랜지스터 또는 구동 박막 트랜지스터로 사용될 수 있고, 각종 드라이버의 박막 트랜지스터로도 사용될 수 있다.
구동 박막 트랜지스터로 사용될 경우, 소스전극 및 드레인 전극 중 어느 한 전극에 디스플레이 소자의 화소전극이 연결될 수 있다.
본 발명의 유기 박막 트랜지스터는 특히 전계발광 디스플레이 장치에 유용하게 사용될 수 있는 바, 이하에서는 유기 전계발광 디스플레이 장치에 상술한 바와 같은 유기 박막 트랜지스터가 구비된 경우에 대해 간략히 설명한다.
전계발광 디스플레이 장치는 전계발광 소자의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적색, 녹색 및 청색의 부화소를 구비한다. 이러한 적색, 녹색 또는 청색의 각 부화소는 자발광 소자인 전계발광 소자를 갖는다.
전계발광 디스플레이 장치는 다양한 형태의 것이 적용될 수 있는 데, 본 실시예에 따른 전계발광 디스플레이 장치는 전술한 실시예들에 따른 유기 박막 트랜지스터를 구비한 능동 구동형(Active Matrix: AM) 전계발광 디스플레이 장치이다.
전계발광 소자는 전류의 흐름에 따라 적색, 녹색 또는 청색의 빛을 발광하여 화상 정보를 표시하는 것으로, 전술한 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 한 전극에 연결된 화소 전극과, 전체 화소를 덮도록 구비된 대향 전극, 그리고 이들 화소 전극과 대향 전극 사이에 배치된 적어도 발광층을 포함하는 중간 층을 구비한다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 전계발광 디스플레이 장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 화소 전극은 애노드 전극의 기능을 하고, 상기 대향 전극은 캐소드 전극의 기능을 하는 데, 물론, 이들 화소 전극과 대향 전극의 극성은 반대로 되어도 무방하다.
상기 화소 전극은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있다. 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3를 형성할 수 있다.
한편, 상기 대향 전극도 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물이 유기 발광막의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극 및 대향 전극으로 전도성 폴리머 등 유기물을 사용할 수도 있다.
상기 중간층은 유기물 또는 무기물로 구비될 수 있으며, 유기물의 경우에는 저분자 또는 고분자 유기물로 구비될 수 있다. 저분자 유기물로 형성될 경우 홀 주 입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 물질이 사용될 수 있다. 이들 저분자 유기막은 진공증착의 방법으로 형성될 수 있다.
고분자 유기물로 형성될 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 중간층은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기와 같은 전계발광 디스플레이 장치에 있어서 전술한 실시예들에 따른 유기 박막 트랜지스터들이 구비되도록 함으로써, 크로스 토크의 발생이 방지됨에 따라 입력된 영상신호에 따라 정확하게 이미지를 구현하는 전계발광 디스플레이 장치를 제조할 수 있게 된다.
또한, 본 실시예에 있어서 전계발광 디스플레이 장치의 구조를 기준으로 본 발명을 설명하였으나, 유기 박막 트랜지스터들이 구비되는 디스플레이 장치들이라면 어떠한 디스플레이 장치들에도 본 발명이 적용될 수 있음은 물론이다. 그리고 이렇게 본 발명에 따른 유기 박막 트랜지스터는 각 부화소에 탑재될 수도 있고, 화상이 구현되지 않는 드라이버 회로에도 탑재 가능하다.
상기한 바와 같이 이루어진 본 발명의 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치 및 유기 박막 트랜지스터의 제조방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
첫째, 별도의 유기 반도체층의 패터닝 공정을 거치지 않고도, 캔틸레버층을 이용하여 유기 반도체층이 자동적으로 패터닝되도록 할 수 있다.
둘째, 유기 반도체층이 형성된 후 건식 또는 습식 식각 공정이 배제됨으로써, 유기 반도체층의 특성 저하를 최소화할 수 있다.
셋째, 유기 반도체층이 자동적으로 패터닝되도록 하기 위해 구비된 캔틸레버층이 유기 박막 트랜지스터를 외부의 수분이나 기타 다른 불순물로부터 보호하는 보호막역할을 수행하게 됨으로써, 추후 보호막을 형성하는 공정을 따로 거칠 필요가 없게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (17)
- 기판;상기 기판 상에 배치된 게이트 전극;상기 게이트 전극 상에 배치된 게이트 절연막;상기 게이트 절연막 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;상기 소스 전극과 상기 드레인 전극에 각각 접하며, 인접한 유기 박막 트랜지스터와 구별되도록 단부를 갖는 유기 반도체층; 및상기 유기 반도체층을 덮도록 배치되며, 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되어 상기 유기 반도체층의 단부 외측으로 노출된 부분에 접하는 캔틸레버층;을 구비하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 유기 반도체층의 단부는 상기 게이트 절연막, 상기 소스 전극 및 상기 드레인 전극 중 적어도 어느 하나의 일부분이 상기 유기 반도체층의 단부 외측에 노출되도록 하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 캔틸레버층에는 상기 유기 반도체층의 일부가 노출되도록 적어도 하나 의 개구부가 구비되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 3항에 있어서,상기 캔틸레버층에 구비된 개구부는 상기 소스 전극과 상기 드레인 전극 사이의 영역 이외의 영역에 대응되도록 구비되는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 부분은 폐곡선을 이루는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 5항에 있어서,상기 유기 반도체층의 상기 소스 전극과 상기 드레인 전극 사이의 영역은, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 폐곡선 내에 위치하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또 는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 부분은 대략 직선을 이루는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 부분은 적어도 한 쌍의 평행선을 이루는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 8항에 있어서,상기 유기 반도체층의 상기 소스 전극과 상기 드레인 전극 사이의 영역은, 상기 캔틸레버층과 접하는 부분으로서 상기 유기 반도체층과 동일 층상에 또는 그 하부에 배치되고 상기 유기 반도체층의 단부 외측으로 노출된 평행선 내에 위치하는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항에 있어서,상기 게이트 절연막은 상기 게이트 전극을 덮는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1항 내지 제 10항 중 어느 한 항의 유기 박막 트랜지스터를 구비하는 것을 특징으로 하는 평판 디스플레이 장치.
- 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극을 덮도록 게이트 절연막을 형성하며, 상기 게이트 절연막 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막을 덮도록 희생층을 형성하는 단계;상기 희생층 하부의 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 절연막 중 상기 소스 전극과 상기 드레인 전극 사이의 영역 이외의 영역에 대응하는 부분의 적어도 일부가 노출되도록 상기 희생층을 패터닝하는 단계;상기 희생층 하부의 상기 소스 전극, 상기 드레인 전극 또는 상기 게이트 절연막의 노출된 부분과 상기 희생층을 덮도록 캔틸레버층을 형성하는 단계;상기 희생층을 제거하는 단계; 및상기 희생층이 제거된 부분에 유기 반도체층을 형성하는 단계;를 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 희생층은 포토 리지스트인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 희생층을 제거하는 단계는 습식 식각법을 이용하여 상기 희생층을 제거하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 유기 반도체층을 형성하는 단계는 스핀 코팅(spin coating)법 또는 디핑(dipping)법을 이용하여 유기 반도체층을 형성하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 12항에 있어서,상기 유기 반도체층을 형성하는 단계를 거친 후, 상기 캔틸레버층 상에 잔존하는 유기 반도체 물질을 제거하는 단계를 더 구비하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 16항에 있어서,상기 캔틸레버층 상에 잔존하는 유기 반도체 물질을 제거하는 단계는 자외선을 조사하거나, 오존 또는 플라즈마 처리를 하여 상기 캔틸레버층 상에 잔존하는 유기 반도체 물질을 제거하는 단계인 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
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