KR20060099171A - Method for fabricating flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판의 일영역상에 터널 유전막, 플로팅 게이트용 폴리실리콘막 패턴, 층간 유전막, 컨트롤 게이트용 폴리실리콘막 패턴, 금속막이 적층된 스택 게이트를 형성하는 단계와, 상기 스택 게이트 양측 반도체 기판에 불순물 이온을 주입하는 단계와, 상기 스택 게이트를 포함한 전표면상에 이상 산화 방지막을 형성하는 단계를 포함하여 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, wherein a stack gate including a tunnel dielectric film, a polysilicon film pattern for floating gates, an interlayer dielectric film, a polysilicon film pattern for control gates, and a metal film is formed on a region of a semiconductor substrate And implanting impurity ions into the semiconductor substrate on both sides of the stack gate, and forming an abnormal oxidation prevention film on the entire surface including the stack gate.
이상 산화 방지막, 인듀어런스(endurance) Abnormal Antioxidation Film, Endurance
Description
도 1은 기존의 플래쉬 메모리 셀의 불순물 이온 도즈량에 따른 사이클링 인듀어런스(cycling endurance) 특성을 나타낸 그래프1 is a graph showing cycling endurance characteristics according to the amount of impurity ions in a conventional flash memory cell.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도2A to 2B are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 사이클링 인듀어런스 특성을 나타낸 그래프3 is a graph showing cycling endurance characteristics of a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 11 : 터널 유전막10
12 : 플로팅 게이트용 폴리실리콘막 패턴12: polysilicon film pattern for floating gate
13 : 층간 유전막13: interlayer dielectric film
14 : 컨트롤 게이트용 폴리실리콘막 패턴14 polysilicon film pattern for control gate
15 : 금속막 15: metal film
16 : 하드마스크막16: hard mask
17 : 이상 산화 방지막 17: abnormal antioxidant film
18 : 소오스/드레인 접합18: source / drain junction
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 사이클링 인듀어런스(cycling endurance) 특성 즉, E/W(Erase/Write) 사이클링 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE
반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 차단된 상태에서도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서, 컴퓨터에 사용되는 메모리 카드 등에 널리 사용되고 있다. Among the semiconductor memory devices, the flash memory device does not lose information stored in the memory cell even when the power is cut off. Therefore, it is widely used in memory cards and the like used in computers.
플래쉬 메모리 소자의 단위 셀로서 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막이 차례로 적층된 구조를 갖는 메모리 셀이 널리 알려져 있다. 상기 플로팅 게이트용 도전막과 컨트롤 게이트용 도전막으로서 폴리실리콘이 널리 사용되며, 특히 컨트롤 게이트용 도전막으로서 폴리실리콘막과 텅스텐 실리사이드(WSix)의 이중 구조가 주로 사용되고 있다.Background Art A memory cell having a structure in which a floating gate conductive film and a control gate conductive film are sequentially stacked as a unit cell of a flash memory device is widely known. Polysilicon is widely used as the floating gate conductive film and the control gate conductive film, and in particular, a double structure of a polysilicon film and tungsten silicide (WSi x ) is mainly used as the conductive gate film.
그러나, 플래쉬 메모리 소자의 집적도가 증가함에 따라 폴리실리콘막/텅스텐 실리사이드막 구조에서의 저항이 매우 높아진다는 문제가 있다. However, there is a problem that the resistance in the polysilicon film / tungsten silicide film structure becomes very high as the degree of integration of the flash memory device increases.
이에, 상기 텅스텐 실리사이드막(WSix) 대신에 반응 장벽(reaction barrier)층, 예컨대 텅스텐 나이트라이드막(WN)을 형성하고, 텅스텐 나이트라이드막 위에 금속 전극막, 예컨대 텅스텐(W)막을 적층하는 메탈 게이트 구조가 제안된 바 있다. Therefore, instead of the tungsten silicide film WSi x , a reaction barrier layer such as tungsten nitride film WN is formed, and a metal electrode layer, for example, a tungsten (W) film is laminated on the tungsten nitride film. Gate structures have been proposed.
이와 같은 메탈 게이트 구조의 플래쉬 메모리 소자의 제조는 반도체 기판상에 터널 유전막, 플로팅 게이트용 폴리실리콘막, 층간 유전막, 컨트롤 게이트용 폴리실리콘막, 반응 장벽층, 금속 전극막을 차례로 적층한 다음에 포토 및 식각 공정으로 상기 금속 전극막, 반응 장벽층, 컨트롤 게이트용 폴리실리콘막, 층간 유전막, 플로팅 게이트용 폴리실리콘막을 패터닝하여 형성한다.In the manufacture of such a flash memory device having a metal gate structure, a tunnel dielectric film, a polysilicon film for a floating gate, an interlayer dielectric film, a polysilicon film for a control gate, a reaction barrier layer, and a metal electrode film are sequentially stacked on a semiconductor substrate, followed by photo and The etching process is performed by patterning the metal electrode film, the reaction barrier layer, the polysilicon film for the control gate, the interlayer dielectric film, and the polysilicon film for the floating gate.
상기 메탈 게이트 패터닝시 식각 데미지가 발생되게 되는데 이를 완화하기 위하여 상기 금속 전극막이 산화되지 않도록 선택적 산화 공정을 실시하고, 상기 메탈 게이트를 포함한 전면에 실링 질화막(sealing nitride)을 형성한다.An etching damage occurs during the metal gate patterning. In order to alleviate the etching, a selective oxidation process is performed to prevent the metal electrode layer from being oxidized, and a sealing nitride is formed on the entire surface including the metal gate.
상기 실링 질화막을 형성하는 이유는 후속 열공정 즉, 산화 물질을 함유하는 열처리 공정에서 금속 전극막에 이상 산화가 일어나면 장비 챔버(chamber) 오염되는 문제, 노출된 금속 전극막이 산화에 의해 단면적이 줄어들어 저항 증가를 초래하여 셀의 워드라인 저항 증가에 의한 신호 전달 지연 시간(delay time)이 증가하여 전반적인 읽기 속도 저하를 가져와 제품 품질을 저하시키는 결과를 가져오는 문제가 발생되는 바, 이러한 문제들을 예방하기 위함이다.The sealing nitride film is formed in a subsequent thermal process, i.e., when an abnormal oxidation occurs in the metal electrode film during an annealing process containing an oxidizing material, the contamination of the equipment chamber is caused, and the exposed metal electrode film is reduced in cross-sectional area due to oxidation. This increases the delay time due to the increase in the cell's wordline resistance, which leads to a decrease in overall read speed, resulting in a reduction in product quality. to be.
다음으로, 소오스/드레인 접합(junction) 형성하기 위하여 임플란트(junction) 공정 즉, 상기 메탈 게이트를 마스크로 반도체 기판에 불순물 이온 주입 공정을 실시한다. 이후, 상기 주입된 불순물 이온의 활성화를 위한 열처리 공정을 실시하여 소오스/드레인 접합을 형성한다.Next, to form a source / drain junction, an implant process, that is, an impurity ion implantation process is performed on the semiconductor substrate using the metal gate as a mask. Thereafter, a heat treatment process for activating the implanted impurity ions is performed to form a source / drain junction.
도 1은 기존의 플래쉬 메모리 셀의 소오스/드레인 접합용 불순물 이온 도즈 량에 따른 사이클링 인듀어런스(cycling endurance) 특성을 나타낸 그래프이다.1 is a graph showing cycling endurance characteristics according to the amount of impurity ion dose for source / drain junction of a conventional flash memory cell.
도 1의 E/W(Erase/Write) 100K 사이클(cycle) 진행 결과를 보면, 사이클링 횟수가 증가할수록 셀의 문턱전압 쉬프트(threshold voltage shift)가 급격히 일어나는 다시 말해서, 사이클링 윈도우(cycling window)가 심하게 줄어드는 것을 볼 수 있다. Referring to the results of the E / W (Erase / Write) 100K cycle of FIG. 1, as the number of cycling increases, the threshold voltage shift of the cell increases rapidly. In other words, the cycling window becomes severe. You can see it shrink.
플래쉬 메모리 셀은 특성상 100K 사이클을 견뎌야 하는 인듀어런스(endurance) 특성이 확보되어야 하는데, 기존의 공정으로 만들어진 셀에서는 인듀어런스 특성 확보가 불가능함을 알 수 있다.The flash memory cell must have endurance characteristics that must withstand 100K cycles. However, it can be seen that endurance characteristics cannot be obtained in a cell made of a conventional process.
한편, 셀 정션 임플란트 도즈(cell junction implant dose)량 증가에 의해 E/W 사이클링 특성이 개선되는 것을 볼 수 있는데, 완전한 효과를 보는 것은 아니다. 또한, 소오스/드레인 접합용 불순물 이온의 도즈량이 증가될 경우 GIDL(Gate Induced Drain Lowering) 효과에 의해 누설 전류(leakage current) 증가하고 이로 인해 프로그램 디스터번스(program disturbance) 특성이 나빠지게 되는 문제가 발생된다. 때문에, 인듀어런스(endurance) 특성을 개선하기 위해서 무작정 소오스/드레인 접합용 불순물 이온의 도즈량을 증가시킬 수는 없는 실정이다.On the other hand, it can be seen that the E / W cycling characteristics are improved by increasing the amount of cell junction implant dose, but not a complete effect. In addition, when the dose of the impurity ions for source / drain junctions is increased, the leakage current increases due to the GIDL (Gate Induced Drain Lowering) effect, which causes a problem in that program disturbance characteristics become worse. . Therefore, in order to improve endurance characteristics, it is impossible to increase the dose of the impurity ions for source / drain junctions.
기존의 플래쉬 메모리 셀에서 인듀어런스 특성 저하가 발생되는 원인으로는 크게 2가지를 들 수 있다.There are two main causes of degradation of endurance characteristics in conventional flash memory cells.
첫째, 실링 질화막이 갖고 있는 인장 스트레스(tensile stress)가 실리콘 표면(silicon surface)에 영향을 주어 소오스/드레인 접합용 불순물 이온인 아세닉(As), 인(P) 혹은 붕소(B)의 수평 확산을 억제하여 소오스/드레인 접합과 게이트 (gate)간 오버랩(overlap)이 충분하지 않아 셀 전류 감소에 의해 문턱전압이 증가되는 것으로 예상된다.First, the tensile stress of the sealing nitride film affects the silicon surface, so that the horizontal diffusion of the ascetic (As), phosphorus (P), or boron (B), which are impurity ions for source / drain junctions, is affected. Since the overlap between the source / drain junction and the gate is not sufficient, the threshold voltage is expected to be increased by decreasing the cell current.
이는 도 1에서 셀 정션 임플란트 도즈량 증가에 의해 E/W 사이클링 특성이 개선되는 것을 보면 간접적으로 알 수 있다.This can be seen indirectly from the improvement of the E / W cycling characteristics by increasing the cell junction implant dose in FIG.
둘째, 실링 질화막 자체가 갖고 있는 물질(material)상의 문제인데, 일반적으로 임플란트된 질화막은 트랩 소오스(trap source)로 작용하여 트랩 차지(trap charge)가 많이 발생될 것으로 예상된다. Second, it is a material problem of the sealing nitride film itself. In general, the implanted nitride film acts as a trap source and is expected to generate a lot of trap charges.
하지만, 임플란트되지 않은 메탈 게이트 측면의 실링 질화막의 경우의 사이클링 특성을 보면, 질화막인 경우와 산화막인 경우 인듀어런스 특성 차이는 보이지 않으므로 이 경우 효과가 크지 않다. 그러므로, 실링 질화막이 임플란트를 맞지 않도록 해야 한다.However, when the cycling characteristics of the sealing nitride film on the side of the non-implanted metal gate are observed, the difference between the endurance characteristics in the case of the nitride film and the oxide film is not seen. Therefore, it is necessary to ensure that the sealing nitride film does not hit the implant.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 프로그램 디스터번스(program disturbance) 특성이 열화됨 없이 인듀어런스(endurance) 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems of the prior art, and provides a method of manufacturing a flash memory device capable of improving endurance characteristics without deteriorating program disturbance characteristics. The purpose is.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판의 일영역상에 터널 유전막, 플로팅 게이트용 폴리실리콘막 패턴, 층간 유전막, 컨트롤 게이트용 폴리실리콘막 패턴, 금속막이 적층된 스택 게이트를 형성하는 단계와, 상기 스택 게이트 양측 반도체 기판에 불순물 이온을 주입하는 단계와, 상기 스택 게이트를 포함한 전표면상에 이상 산화 방지막을 형성하는 단계를 포함하여 형성한다.A method of manufacturing a flash memory device according to the present invention includes forming a stack gate including a tunnel dielectric layer, a polysilicon layer pattern for a floating gate, an interlayer dielectric layer, a polysilicon layer pattern for a control gate, and a metal layer on one region of a semiconductor substrate. And implanting impurity ions into the semiconductor substrate on both sides of the stack gate, and forming an abnormal oxidation prevention film on the entire surface including the stack gate.
바람직하게, 상기 스택 게이트는 반도체 기판상에 터널 유전막, 플로팅 게이트용 폴리실리콘막, 층간 유전막, 컨트롤 게이트용 폴리실리콘막, 금속막을 차례로 적층하는 단계와, 상기 일영역상에 남도록 금속막, 컨트롤 게이트용 폴리실리콘막, 층간 유전막, 플로팅 게이트용 폴리실리콘막을 선택적으로 식각하여 형성하는 것을 특징으로 한다.Preferably, the stack gate may be formed by sequentially stacking a tunnel dielectric film, a polysilicon film for a floating gate, an interlayer dielectric film, a polysilicon film for a control gate, and a metal film on a semiconductor substrate, and leaving a metal film and a control gate on one region. And selectively etching the polysilicon film, the interlayer dielectric film, and the floating gate polysilicon film.
바람직하게, 상기 금속막상에 하드마스크막을 더 포함하여 형성하는 것을 특징으로 한다.Preferably, the metal layer further comprises a hard mask film.
바람직하게, 상기 금속막은 반응 장벽층과 금속 전극막을 적층하여 형성하는 것을 특징으로 한다. Preferably, the metal film is formed by stacking a reaction barrier layer and a metal electrode film.
바람직하게, 상기 반응 장벽층은 Wn, TaN, TiN, Mon 중 어느 하나를 사용하여 형성하는 것을 특징으로 한다.Preferably, the reaction barrier layer is formed using any one of Wn, TaN, TiN, Mon.
바람직하게, 상기 금속 전극막은 W, Co, Ti, Mo, Ru-Ta, Ni-Ti, Ta-Pt 중 어느 하나를 사용하여 형성하는 것을 특징으로 한다.Preferably, the metal electrode film is formed using any one of W, Co, Ti, Mo, Ru-Ta, Ni-Ti, Ta-Pt.
바람직하게, 상기 스택 게이트를 형성한 이후에 상기 금속막의 산화를 억제하는 선택 산화 공정으로 상기 플로팅 게이트용 폴리실리콘막 패턴과 컨트롤 게이트용 폴리실리콘막 패턴의 측면에 산화막을 형성하는 단계를 더 포함하는 것을 특 징으로 한다.The method may further include forming an oxide film on sides of the floating gate polysilicon layer pattern and the control gate polysilicon layer pattern by a selective oxidation process to suppress oxidation of the metal layer after the stack gate is formed. It is characterized by.
바람직하게, 상기 불순물 이온으로 인(P), 아세닉(As) 중 어느 하나를 사용하는 것을 특징으로 한다.Preferably, any one of phosphorus (P) and ashenic (As) is used as the impurity ion.
바람직하게, 상기 불순물 이온으로 붕소(B)를 사용하는 것을 특징으로 한다.Preferably, boron (B) is used as the impurity ion.
바람직하게, 상기 불순물 이온 주입시 이온 주입 에너지는 10~50KeV, 이온주입 량은 5E12~5E13[ions/㎠]인 것을 특징으로 한다.Preferably, the impurity ion implantation ion implantation energy is 10 to 50 KeV, the ion implantation is characterized in that 5E12 ~ 5E13 [ions / ㎠].
바람직하게, 상기 불순물 이온 주입시 0~10도의 틸트각을 갖도록 하는 것을 특징으로 한다.Preferably, the impurity ion is characterized in that it has a tilt angle of 0 ~ 10 degrees.
바람직하게, 상기 불순물 이온을 주입하는 단계 이후에 크리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method may further include performing a cleaning process after the implanting of the impurity ions.
바람직하게, 상기 크리닝 공정시 H2SO4, H2O2, NH4OH가 포함된 크리닝 용액을 사용하는 것을 특징으로 한다.Preferably, the cleaning process is characterized by using a cleaning solution containing H 2 SO 4 , H 2 O 2 , NH 4 OH.
바람직하게, 상기 이상 산화 방지막은 실링 질화막이나 ALD 산화막 중 어느 하나로 형성하는 것을 특징으로 한다.Preferably, the abnormal oxidation film is formed of any one of a sealing nitride film and an ALD oxide film.
바람직하게, 상기 ALD 산화막은 ALD 방법으로 형성한 SiO2막인 것을 특징으로 한다.Preferably, the ALD oxide film is characterized in that the SiO 2 film formed by the ALD method.
바람직하게, 상기 실링 질화막은 SiN, SiON 중 어느 하나를 이용하는 것을 특징으로 한다.Preferably, the sealing nitride film is characterized by using any one of SiN, SiON.
바람직하게, 상기 이상 산화 방지막의 두께는 50~300Å인 것을 특징으로 한 다.Preferably, the thickness of the abnormal oxidation film is characterized in that 50 ~ 300Å.
바람직하게, 상기 이상 산화 방지막을 형성한 다음에 상기 주입된 불순물 이온을 활성화시키기 위한 열처리 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include performing a heat treatment process for activating the implanted impurity ions after forming the abnormal oxidation film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.2A to 2B are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.
먼저, 반도체 기판(10)상에 터널 유전막(11)과 플로팅 게이트용 폴리실리콘막과 층간 유전막(13)과 컨트롤 게이트용 폴리실리콘막과 금속막(15)과 하드마스크막(16)을 형성한다. 상기 금속막(15)으로는 반응 장벽(reaction barrier)층과 금속 전극막의 적층막으로 형성하는 것이 좋다.First, the
상기 반응 장벽층은 예를 들어, WN, TaN, TiN, MoN 중 어느 하나로 형성하고, 상기 금속 전극막으로는 W, Co, Ti, Mo, Ru-Ta, Ni-Ti, TiN, Ta-Pt 중 어느 하나로 형성한다.For example, the reaction barrier layer may be formed of any one of WN, TaN, TiN, and MoN, and the metal electrode layer may include W, Co, Ti, Mo, Ru-Ta, Ni-Ti, TiN, and Ta-Pt. Form either.
이어, 포토 및 식각 공정으로 상기 하드마스크막(16)과 금속막(15)과 컨트롤 게이트용 폴리실리콘막과 층간 유전막(13)과 플로팅 게이트용 폴리실리콘막을 선택적으로 식각하여 도 1a에 도시하는 바와 같이 터널 유전막(11)이 형성된 반도체 기판(10)의 일영역상에 플로팅 게이트용 폴리실리콘막 패턴(12), 층간 유전막(13), 컨트롤 게이트용 폴리실리콘막 패턴(14), 금속막(15), 하드마스크막(16)의 적층막으로 구성되는 스택 게이트를 형성한다.Subsequently, the
그리고, 도면에는 도시하지 않았지만 상기 스택 게이트 형성시 식각 데미지(damage)를 완화하기 위하여 상기 금속막(15)의 산화를 억제하는 선택 산화공정을 진행하여 상기 플로팅 게이트용 폴리실리콘막 패턴(12) 및 컨트롤 게이트용 폴리실리콘막 패턴(14)의 측면에 실리콘 산화막(SiO2)을 형성한다.Although not shown in the drawing, a selective oxidation process for suppressing oxidation of the
그리고 나서, 전면에 포토레지스트를 도포하고 노광 및 현상 공정으로 셀 영역을 노출시킨 다음에 셀 정션 형성을 위하여 불순물 이온을 주입한다.Then, a photoresist is applied to the entire surface, the cell region is exposed through an exposure and development process, and then impurity ions are implanted to form a cell junction.
상기 불순물 이온으로는 n 타입 소오스(type source)로써 인(P)이나 아세닉(As)을 사용하고, p 타입 소오스로써 붕소(B)를 사용한다.As the impurity ions, phosphorus (P) or asceic (As) is used as an n-type source, and boron (B) is used as a p-type source.
상기 불순물 이온 주입시 이온 주입 에너지는 10~50KeV이고, 이온주입 량은 5E12~5E13[ions/㎠]이다. 그리고, 이온주입시 0~10도의 틸트(tilt)각을 갖도록 한다.In the impurity ion implantation, the ion implantation energy is 10 to 50 KeV, and the ion implantation amount is 5E12 to 5E13 [ions / cm 2]. In addition, the ion implantation has a tilt angle of 0 to 10 degrees.
이후, 상기 포토레지스트를 제거하고 세정 공정을 실시한다.Thereafter, the photoresist is removed and a cleaning process is performed.
상기 세정 공정에 사용되는 세정액에 H2SO4, H2O2, NH4OH가 함유된 세정액만을 사용한다. 특히, 상기 세정액에 산화막 제거에 사용되는 세정액 예를 들어, BOE(Buffer Oxide Etchant)나 HF가 포함되지 않도록 하여 상기 선택적 산화 공정에서 플로팅 게이트용 폴리실리콘막 패턴(12)과 컨트롤 게이트용 폴리실리콘막 패턴(14)의 측면에 형성된 실리콘 산화막(SiO2)이 제거되지 않도록 한다.Only the cleaning liquid containing H 2 SO 4 , H 2 O 2 , and NH 4 OH is used as the cleaning liquid used in the cleaning process. In particular, the cleaning solution used to remove the oxide film, for example, BOE (Buffer Oxide Etchant) or HF is not included in the cleaning solution, so that the
그런 다음, 후속의 산화 물질을 함유하는 열공정에서 상기 금속막(15)의 이상 산화를 방지하기 위하여 도 2b에 도시하는 바와 같이 상기 스택 게이트를 포함한 전면에 이상 산화 방지막(17)을 형성한다.Then, in order to prevent abnormal oxidation of the
상기 이상 산화 방지막(17)은 실링 질화막(sealing nitride), 예를 들어 SiN, SiON이나 ALD(Atomic Layer Deposition) 방법으로 증착한 실리콘산화막(SiO2)을 이용하여 형성하고, 그 두께는 50~300Å으로 하는 것이 좋다.The abnormal
이후, 열처리 공정으로 상기 주입된 불순물 이온을 활성화 및 확산시키어 소오스/드레인 접합(18)을 형성한다.Thereafter, the implanted impurity ions are activated and diffused in a heat treatment process to form a source /
이상으로 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.This completes the manufacture of the flash memory device according to the present invention.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 E/W 사이클링 특성 즉, 인듀어런스 특성을 나타낸 그래프이다.3 is a graph showing E / W cycling characteristics, that is, endurance characteristics, of a flash memory device according to the present invention.
도 3을 보면, 도 1에 나타난 기존 플래쉬 메모리 소자에 비하여 E/W 100K 사이클 진행 결과 문턱전압 쉬프트가 크게 줄어들었음을 확인할 수 있다.Referring to FIG. 3, it can be seen that the threshold voltage shift is significantly reduced as a result of the E / W 100K cycle as compared to the conventional flash memory device shown in FIG. 1.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.
첫째, 소오스/드레인 접합 이온 주입 공정 이후에 이상 산화 방지막을 형성하여 이상 산화 방지막에 의해 불순물 이온의 수평 확산이 억제되는 현상을 방지할 수 있으므로 게이트와 소오스/드레인 접합간 오버랩을 충분히 확보할 수 있다. 따라서, 게이트와 소오스/드레인 접합간 오버랩 부족으로 인하여 문턱전압이 상승되는 문제를 방지할 수 있으므로 문턱전압 상승에 기인한 사이클링 인듀어런스(cycling endurance) 특성 열화 문제를 해결할 수 있다.First, since an abnormal oxidation film is formed after the source / drain junction ion implantation process, the phenomenon in which horizontal diffusion of impurity ions is suppressed by the abnormal oxidation film can be prevented, so that the overlap between the gate and the source / drain junction can be sufficiently secured. . Therefore, the problem of increasing the threshold voltage due to the lack of overlap between the gate and the source / drain junction can be prevented, thereby degrading the cycling endurance characteristic caused by the increase of the threshold voltage.
둘째, 불순물 이온의 도즈량을 늘리지 않고서도 인듀어런스 특성 열화 문제를 해결할 수 있으므로 인듀어런스 특성 개선을 위하여 디스터번스(disturbance) 특성을 낮추지 않아도 된다.Second, since the degradation of the endurance characteristic can be solved without increasing the dose of impurity ions, it is not necessary to lower the disturbance characteristic to improve the endurance characteristic.
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