KR20090044411A - Method of fabricating a charge trap device - Google Patents

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Abstract

본 발명의 전하트랩소자의 제조방법은, 셀영역과, 저전압용 모스 트랜지스터가 배치되는 저전압 영역 및 고전압용 모스 트랜지스터가 배치되는 고전압 영역을 갖는 주변회로영역을 포함하는 기판의 고전압 영역에 고전압용 게이트절연막을 형성하는 단계와, 셀영역 및 저전압영역의 기판 위와, 고전압영역의 고전압용 게이트절연막 위에 터널링층을 형성하는 단계와, 터널링층 위에 전하트랩층, 차폐층 및 컨트롤게이트전극막을 형성하는 단계와, 주변회로영역의 컨트롤게이트전극막 및 차폐층을 제거하는 단계와, 셀영역의 컨트롤게이트전극막 및 주변회로영역의 전하트랩층 위에 게이트전극막을 형성하는 단계와, 그리고 게이트 패터닝을 수행하여, 셀영역에 터널링층, 전하트랩층, 차폐층, 컨트롤게이트전극막 및 게이트전극막이 순차적으로 적층된 단위 셀을 형성하고, 저전압영역에 터널링층, 전하트랩층 및 게이트전극막이 순차적으로 적층된 저전압용 게이트스택을 형성하며, 그리고 고전압영역에 고전압용 게이트절연막, 터널링층, 전하트랩층 및 게이트전극막이 순차적으로 적층된 고전압용 게이트스택을 형성하는 단계를 포함한다.A method for manufacturing a charge trap element according to the present invention includes a high voltage gate in a high voltage region of a substrate including a cell region and a peripheral circuit region having a low voltage region where a low voltage MOS transistor is disposed and a high voltage region where a high voltage MOS transistor is disposed. Forming an insulating film, forming a tunneling layer on the substrate in the cell region and the low voltage region, on the high voltage gate insulating film in the high voltage region, and forming a charge trap layer, a shielding layer, and a control gate electrode film on the tunneling layer; Removing the control gate electrode film and the shielding layer in the peripheral circuit region, forming the gate electrode film on the control gate electrode film in the cell region and the charge trap layer in the peripheral circuit region, and performing gate patterning, Tunneling layer, charge trap layer, shielding layer, control gate electrode film and gate electrode film are sequentially stacked on the area Forming a unit cell; forming a low voltage gate stack in which a tunneling layer, a charge trap layer, and a gate electrode film are sequentially stacked in a low voltage region; and a high voltage gate insulating film, a tunneling layer, a charge trap layer, and a gate electrode in a high voltage region. Forming a high voltage gate stack in which the films are sequentially stacked.

전하트랩소자(CTD), 셀영역, 주변회로영역, 기판 데미지, 고온산화 Charge trap element (CTD), cell region, peripheral circuit region, substrate damage, high temperature oxidation

Description

전하트랩소자의 제조방법{Method of fabricating a charge trap device}Method of fabricating a charge trap device

본 발명은 불휘발성 메모리소자의 제조방법에 관한 것으로서, 특히 전하트랩소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a charge trap device.

불휘발성 메모리(NVM; Non-Volatile Memory) 소자에서 채용되고 있는 플로팅 게이트 구조는, 최근의 요구되는 높은 성능에 부합하지 못하는 집적도로 인하여 한계를 나타내고 있다. 이에 따라 최근에는 전하트랩층(charge trapping layer)을 갖는 전하트랩소자(CTD; Charge Trap Device)에 대한 관심이 증폭되고 있다. 전하트랩소자는, 기존의 플로팅게이트 대신에 전하트랩층을 채용하고 있다. 전하트랩층은 기판 내의 채널영역 내에 있다가 일정 조건하에서 터널링층을 관통하여 유입되는 전하들을 저장하기 위한 층이다. 전하트랩소자의 예로는 그 적층 물질의 종류에 따라서 SONOS(Silicon / Oxide / Nitride / Oxide / Silicon) 구조나 MANOS(Metal / Al2O3 / Nitride / Oxide / Silicon) 구조가 있다.The floating gate structure employed in non-volatile memory (NVM) devices presents limitations due to integration levels that do not meet the high performance demanded in recent years. Accordingly, recently, interest in charge trapping devices (CTDs) having a charge trapping layer has been amplified. The charge trap element employs a charge trap layer in place of the existing floating gate. The charge trap layer is a layer for storing charges flowing in the channel region in the substrate and passing through the tunneling layer under certain conditions. Examples of the charge trap device include a SONOS (Silicon / Oxide / Nitride / Oxide / Silicon) structure or a MANOS (Metal / Al 2 O 3 / Nitride / Oxide / Silicon) structure depending on the type of the stacking material.

전하트랩소자의 단위 셀 구조를 보면, 기판 위에 터널링층(tunneling layer)이 배치되고, 그 위에 전하트랩층이 배치된다. 전하트랩층 위에는 차폐층(blocking layer)이 배치된다. 차폐층 위에는 컨트롤게이트전극이 배치되며, 그 위에는 워드라인이 배치된다. 디램(DRAM; Dynamic Random Memory)과 같이 다른 반도체 메모리이처럼 전하트랩소자도 위와 같은 단위 셀들이 배치되는 셀영역과, 셀영역 내의 단위 셀들을 제어하기 위한 주변회로영역을 포함한다. 셀영역 내에는, 앞서 설명한 바와 같이 복수개의 단위 셀들이 배치되며, 주변회로영역 내에는 모스(MOS; Metal Oxide Semiconductor) 트랜지스터들이 배치된다. 특히 주변회로영역 내의 모스 트랜지스터는 고전압용 모스 트랜지스터와 저전압용 모스 트랜지스터로 구별할 수 있다. 고전압용 모스 트랜지스터에는 상대적으로 높은 전압이 인가되므로, 고전압용 모스 트랜지스터에 채용되는 게이트산화막의 두께도 상대적으로 두껍다.In the unit cell structure of the charge trap element, a tunneling layer is disposed on a substrate, and a charge trap layer is disposed thereon. A blocking layer is disposed on the charge trap layer. The control gate electrode is disposed on the shielding layer, and the word line is disposed thereon. As with other semiconductor memories such as DRAM (DRAM), the charge trap element also includes a cell region in which the unit cells are arranged, and a peripheral circuit region for controlling the unit cells in the cell region. As described above, a plurality of unit cells are disposed in the cell region, and metal oxide semiconductor (MOS) transistors are disposed in the peripheral circuit region. In particular, the MOS transistor in the peripheral circuit region can be classified into a high voltage MOS transistor and a low voltage MOS transistor. Since a relatively high voltage is applied to the high voltage MOS transistor, the thickness of the gate oxide film employed in the high voltage MOS transistor is also relatively thick.

고전압용 모스 트랜지스터와 저전압용 모스 트랜지스터가 배치되는 주변회로영역과 단위 셀들이 배치되는 셀영역을 갖는 전하트랩소자를 형성하는데 있어서, 단위 셀들을 먼저 형성한 후에 주변회로영역 내의 트랜지스터들을 형성하는 경우, 주변회로영역 내의 트랜지스터들 형성과정, 특히 게이트산화막 형성과정에서 필연적으로 수반되는 고온산화공정에 의해 단위 셀 내에서의 전이금속의 산화현상이 발생한다는 문제가 발생된다. 따라서 셀영역 내의 단위 셀들을 먼저 형성시키지 못하고, 주변회로영역 내의 모스 트랜지스터를 먼저 형성한다. 구체적으로 고전압용 모스 트랜지스터의 게이트산화막, 저전압용 모스 트랜지스터의 게이트산화막 및 게이트전극막을 증착한다. 이후 셀영역을 노출시키는 마스크막패턴을 이용하여 셀영역의 기판 표면을 노출시킨다. 그리고 노출된 셀영역의 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 증착시킨다. 그러나 이 경우 셀영역의 기판 을 노출시키기 위하여 증착된 게이트전극막, 예컨대 폴리실리콘막을 식각하는 과정에서 기판이 데미지(damage)를 받을 수 있으며, 이 경우 기판에 디스로케이션(dislocation)이 발생하여 프로그램 디스터브(program disturb) 현상을 유발시키는 원인으로 작용할 수 있다.In forming a charge trap device having a peripheral circuit region in which a high voltage MOS transistor and a low voltage MOS transistor are disposed, and a cell region in which unit cells are arranged, in the case of forming the unit cells first and then forming transistors in the peripheral circuit region, A problem arises that oxidation of transition metals occurs in a unit cell by a high temperature oxidation process which is inevitably involved in the formation of transistors in the peripheral circuit region, particularly in the formation of a gate oxide film. Therefore, the unit cells in the cell region cannot be formed first, and the MOS transistor in the peripheral circuit region is formed first. Specifically, a gate oxide film of a high voltage MOS transistor, a gate oxide film and a gate electrode film of a low voltage MOS transistor are deposited. Subsequently, the substrate surface of the cell region is exposed using a mask layer pattern exposing the cell region. The tunneling layer, the charge trap layer, the shielding layer, and the control gate electrode film are deposited on the exposed cell region substrate. However, in this case, the substrate may be damaged during the etching of the gate electrode film, for example, the polysilicon film, which is deposited to expose the substrate of the cell region, and in this case, dislocations may occur on the substrate to cause program disturb. It can act as a cause of program disturb.

본 발명이 이루고자 하는 기술적 과제는, 프로그램 디스터브를 유발시키는 기판 데미지를 억제하여 소자의 안정성이 향상되도록 할 수 있는 전하트랩소자의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a charge trap device capable of improving the stability of a device by suppressing substrate damage causing a program disturb.

본 발명의 일 실시예에 따른 전하트랩소자의 제조방법은, 셀영역과, 저전압용 모스 트랜지스터가 배치되는 저전압 영역 및 고전압용 모스 트랜지스터가 배치되는 고전압 영역을 갖는 주변회로영역을 포함하는 기판의 고전압 영역에 고전압용 게이트절연막을 형성하는 단계와, 셀영역 및 저전압영역의 기판 위와, 고전압영역의 고전압용 게이트절연막 위에 터널링층을 형성하는 단계와, 터널링층 위에 전하트랩층, 차폐층 및 컨트롤게이트전극막을 형성하는 단계와, 주변회로영역의 컨트롤게이트전극막 및 차폐층을 제거하는 단계와, 셀영역의 컨트롤게이트전극막 및 주변회로영역의 전하트랩층 위에 게이트전극막을 형성하는 단계와, 그리고 게이트 패터닝을 수행하여, 셀영역에 터널링층, 전하트랩층, 차폐층, 컨트롤게이트전극막 및 게이트전극막이 순차적으로 적층된 단위 셀을 형성하고, 저전압영역에 터널링층, 전하트랩층 및 게이트전극막이 순차적으로 적층된 저전압용 게이트스택을 형성하며, 그리고 고전압영역에 고전압용 게이트절연막, 터널링층, 전하트랩층 및 게이트전극막이 순차적으로 적층된 고전압용 게이트스택을 형성하는 단계를 포함한다.A method of manufacturing a charge trap device according to an embodiment of the present invention includes a high voltage of a substrate including a cell region and a peripheral circuit region having a low voltage region in which a low voltage MOS transistor is disposed and a high voltage region in which a high voltage MOS transistor is disposed. Forming a high voltage gate insulating film in the region, forming a tunneling layer on the substrate in the cell region and the low voltage region, and on the high voltage gate insulating film in the high voltage region, and a charge trap layer, a shielding layer, and a control gate electrode on the tunneling layer. Forming a film, removing the control gate electrode film and the shielding layer in the peripheral circuit region, forming a gate electrode film on the control gate electrode film in the cell region and the charge trap layer in the peripheral circuit region, and gate patterning Tunneling layer, charge trap layer, shielding layer, control gate electrode film and gate electrode film in the cell region Forming a unit cell stacked sequentially, forming a low voltage gate stack in which a tunneling layer, a charge trap layer, and a gate electrode film are sequentially stacked in a low voltage region, and a high voltage gate insulating film, a tunneling layer, and a charge trap layer in a high voltage region. And forming a gate stack for the high voltage in which the gate electrode films are sequentially stacked.

고전압용 게이트절연막 및 터널링층은 산화막으로 형성할 수 있다.The high voltage gate insulating film and the tunneling layer may be formed of an oxide film.

전하트랩층은 실리콘질화막으로 형성할 수 있다.The charge trap layer may be formed of a silicon nitride film.

차폐층은 고유전율 물질막 또는 실리콘산화막으로 형성할 수 있다.The shielding layer may be formed of a high dielectric constant material film or a silicon oxide film.

컨트롤게이트전극막은 금속막 또는 폴리실리콘막으로 형성할 수 있다.The control gate electrode film may be formed of a metal film or a polysilicon film.

게이트전극막은 폴리실리콘막을 포함할 수 있다.The gate electrode film may include a polysilicon film.

주변회로영역의 컨트롤게이트전극막 및 차폐층을 제거하기 전에 컨트롤게이트전극막 위에 캡핑막을 형성하는 단계를 더 포함할 수 있다. 이 경우 캡핑막은 폴리실리콘막 또는 실리콘질화막으로 형성할 수 있다.The method may further include forming a capping layer on the control gate electrode layer before removing the control gate electrode layer and the shielding layer of the peripheral circuit region. In this case, the capping film may be formed of a polysilicon film or a silicon nitride film.

게이트전극막을 형성한 후에 게이트전극막 위에 저저항층을 형성하는 단계를 더 포함할 수 있다.After forming the gate electrode film, the method may further include forming a low resistance layer on the gate electrode film.

게이트 패터닝을 수행하는 단계는, 주변회로영역에서는 전하트랩층이 노출되고 셀영역에서는 금속막이 노출될 때까지 식각을 수행하는 단계와, 주변회로영역을 덮는 마스크막패턴을 형성하는 단계와, 그리고 마스크막패턴에 의해 노출되는 셀영역의 컨트롤게이트전극막, 차폐층 및 전하트랩층에 대한 식각을 수행하는 단계를 포함할 수 있다.The gate patterning may be performed by etching until the charge trap layer is exposed in the peripheral circuit region and the metal film is exposed in the cell region, forming a mask layer pattern covering the peripheral circuit region, and a mask. And etching the control gate electrode film, the shielding layer, and the charge trap layer in the cell region exposed by the film pattern.

본 발명에 따르면, 셀영역 내의 단위 셀을 형성하기 전에 주변회로영역, 특히 고전압 영역에 고전압용 게이트절연막을 형성함으로써 단위 셀 형성 후의 후속의 고온산화공정이 수반되지 않으며, 또한 주변회로영역의 게이트 패터닝 이전에 셀영역 내의 단위 셀의 게이트 적층막들이 이미 적층되어 있는 상태이므로 주변회로영역의 게이트 패터닝에 의한 기판 데미지 발생이 억제된다.According to the present invention, a high voltage gate insulating film is formed in the peripheral circuit region, in particular, the high voltage region, before forming the unit cell in the cell region, so that subsequent high temperature oxidation process after the unit cell formation is not involved, and also gate patterning of the peripheral circuit region is performed. Since the gate stacked films of the unit cells in the cell region have been previously stacked, substrate damage caused by gate patterning of the peripheral circuit region is suppressed.

도 1을 참조하면, 기판(100)의 주변회로영역(PERI) 내의 고전압용 모스 트랜지스터가 형성될 영역(이하 고전압 영역)(HVT)에 고전압용 게이트산화막(112)을 형성한다. 기판(100)의 주변회로영역(PERI) 내에는 고전압 영역 외에도 저전압용 모스 트랜지스터가 형성될 영역(이하 저전압 영역)(LVT)도 존재한다. 또한 주변회로영역(PERI) 외에도 기판(100)은 단위 셀들이 형성되는 셀영역(CELL)도 포함한다. 고전압용 게이트산화막(112)을 형성하기 위해서는, 먼저 셀영역(CELL) 및 저전압 영역(LVT)은 덮고 고전압영역(HVT)은 노출시키는 마스크막패턴(미도시)을 형성한다. 다음에 마스크막패턴에 의해 노출된 고전압영역(HVT)의 기판 위에 통상의 방법, 예컨대 열산화방법이나 산화막 증착방법 등을 사용하여 상대적으로 두꺼운 고전압용 게이트산화막(112)을 형성한다. 고전압 영역(HVT)의 기판(100) 표면 위에 고전압용 게이트산화막(112)을 형성한 후에는 마스크막패턴을 제거한다.Referring to FIG. 1, a high voltage gate oxide film 112 is formed in a region (hereinafter, high voltage region) HVT in which a high voltage MOS transistor is to be formed in the peripheral circuit region PERI of the substrate 100. In the peripheral circuit region PERI of the substrate 100, in addition to the high voltage region, a region in which a low voltage MOS transistor is to be formed (hereinafter, referred to as a low voltage region) LVT. In addition to the peripheral circuit region PERI, the substrate 100 also includes a cell region CELL in which unit cells are formed. In order to form the high voltage gate oxide film 112, a mask layer pattern (not shown) covering the cell region CELL and the low voltage region LVT and exposing the high voltage region HVT is formed. Next, on the substrate of the high voltage region HVT exposed by the mask film pattern, a relatively thick high voltage gate oxide film 112 is formed using a conventional method, such as a thermal oxidation method or an oxide film deposition method. After the high voltage gate oxide film 112 is formed on the surface of the substrate 100 in the high voltage region HVT, the mask film pattern is removed.

다음에 소자간 절연을 위한 소자분리막(102)을 형성한다. 소자분리막(102)은 트랜치 소자분리막으로 형성할 수 있지만, 이에 한정되는 것은 아니며, 경우에 따라서는 셀영역(CELL), 저전압영역(LVT) 및 고전압영역(HVT)에 서로 다른 형태의 소자분리막을 형성할 수도 있다. 이어서 셀영역(CELL) 및 저전압 영역(LVT)의 기판(100) 위와, 고전압 영역(HVT)의 고전압용 게이트산화막(112) 위에 터널링층으로서 상대적으로 얇은 산화막(114)을 형성한다. 이 산화막(114)은, 셀영역(CELL) 내에서는 터널링층으로 기능하고, 저전압 영역(LVT)에서는 저전압용 게이트산화막으로 기능하며, 그리고 고전압 영역(HVT)에서는 고전압용 게이트산화막(112)과 함께 고전압용 게이트산화막으로 기능한다.Next, an element isolation film 102 for inter-element insulation is formed. The device isolation layer 102 may be formed as a trench device isolation layer, but is not limited thereto. In some cases, different types of device isolation layers may be formed in the cell region CELL, the low voltage region LVT, and the high voltage region HVT. It may be formed. Subsequently, a relatively thin oxide film 114 is formed as a tunneling layer on the substrate 100 in the cell region CELL and the low voltage region LVT and on the high voltage gate oxide film 112 in the high voltage region HVT. The oxide film 114 functions as a tunneling layer in the cell region CELL, functions as a low voltage gate oxide film in the low voltage region LVT, and together with the high voltage gate oxide film 112 in the high voltage region HVT. It functions as a gate oxide film for high voltage.

도 2를 참조하면, 산화막(114) 위에 전하트랩층으로서 실리콘질화막(120)을 형성한다. 실리콘질화막(120) 위에 차폐층으로서 고유전율(high-k) 물질막(130)을 형성하고, 그 위에 컨트롤게이트전극막으로서 금속막(140)을 형성한다. 고유전율 물질막(130)은 Al2O3막, HfOx막 및 ZrOx막 중 적어도 어느 하나를 포함할 수 있다. 다른 예에서 차폐층으로는 실리콘산화막을 사용할 수도 있다. 금속막(140)은 TiN막, TaN막 및 WN막 중 적어도 어느 하나를 포함할 수 있다. 다른 예에서 컨트롤게이트전극막으로서 금속막(140) 대신에 폴리실리콘막을 사용할 수 있다. 이어서 금속막(140) 위에 금속막(140) 보호를 위한 캡핑(capping)막으로서 폴리실리콘막(150)을 형성한다. 다른 예에서 폴리실리콘막 대신에 실리콘질화막을 사용할 수도 있으며, 경우에 따라서 폴리실리콘막(150) 또는 실리콘질화막 형성은 생략할 수도 있다. 다음에 폴리실리콘막(150) 위에 마스크막패턴(160)을 형성하는데, 이 마스크막패턴(160)은 셀영역(CELL)을 덮는 반면에 주변회로영역(PERI)은 노출시킨다.Referring to FIG. 2, a silicon nitride film 120 is formed on the oxide film 114 as a charge trap layer. A high-k material film 130 is formed on the silicon nitride film 120 as a shielding layer, and a metal film 140 is formed thereon as a control gate electrode film. The high dielectric constant material layer 130 may include at least one of an Al 2 O 3 film, an HfO x film, and a ZrO x film. In another example, a silicon oxide film may be used as the shielding layer. The metal film 140 may include at least one of a TiN film, a TaN film, and a WN film. In another example, a polysilicon film may be used instead of the metal film 140 as the control gate electrode film. Subsequently, a polysilicon film 150 is formed on the metal film 140 as a capping film for protecting the metal film 140. In another example, a silicon nitride film may be used instead of the polysilicon film, and in some cases, the formation of the polysilicon film 150 or the silicon nitride film may be omitted. Next, a mask layer pattern 160 is formed on the polysilicon layer 150. The mask layer pattern 160 covers the cell region CELL while exposing the peripheral circuit region PERI.

도 3을 참조하면, 마스크막패턴(도 2의 160)을 식각마스크로 하여 주변회로영역(PERI)에서 노출된 막들에 대한 식각을 수행한다. 이 식각은 건식식각방법을 사용하여 수행한다. 이 식각은 주변회로영역(PERI) 내의 폴리실리콘막(150), 금속막(140) 및 고유전율 물질막(130)에 대해 이루어지며, 주변회로영역(PERI) 내의 실리콘질화막(120)이 노출될 때까지 수행된다. 특히 셀영역(CELL)과 주변회로영역(PERI)의 경계부분에서는 경사가 110도 내지 160도가 되도록 한다. 이 식각이 끝 나면 셀영역(CELL)의 마스크막패턴(도 2의 160) 및 폴리실리콘막(도 2의 150)을 제거한다. 다음에 전면에, 즉 셀영역(CELL)에서는 금속막(140) 위에 그리고 주변회로영역(PERI)에서는 실리콘질화막(120) 위에 폴리실리콘막(170)을 형성한다. 이 폴리실리콘막(170)은 셀영역(CELL)의 단위 셀에서는 워드라인으로 사용되고, 주변회로영역(PERI)의 고전압용 모스 트랜지스터 및 저전압용 모스 트랜지스터에서는 게이트전극막으로 사용된다. 다음에 폴리실리콘막(170) 위에 저저항층(180)을 형성한다. 일 예에서, 저저항층(180)은 텅스텐실리사이드(WSi)막으로 형성한다. 다른 예에서, 저저항층(180)은 텅스텐(W)/텅스텐나이트라이드(WN)막으로 형성한다.Referring to FIG. 3, etching of the exposed portions of the peripheral circuit region PERI is performed using the mask layer pattern 160 of FIG. 2 as an etching mask. This etching is performed using a dry etching method. This etching is performed on the polysilicon layer 150, the metal layer 140, and the high dielectric constant material layer 130 in the peripheral circuit region PERI, and the silicon nitride layer 120 in the peripheral circuit region PERI is exposed. Is performed until. In particular, at the boundary between the cell region CELL and the peripheral circuit region PERI, the inclination is 110 to 160 degrees. After the etching is completed, the mask layer pattern 160 of FIG. 2 and the polysilicon layer 150 of FIG. 2 are removed. Next, a polysilicon film 170 is formed on the entire surface, that is, on the metal film 140 in the cell region CELL and on the silicon nitride film 120 in the peripheral circuit region PERI. The polysilicon film 170 is used as a word line in a unit cell of the cell region CELL and as a gate electrode film in a high voltage MOS transistor and a low voltage MOS transistor in the peripheral circuit region PERI. Next, a low resistance layer 180 is formed on the polysilicon film 170. In one example, the low resistance layer 180 is formed of a tungsten silicide (WSi) film. In another example, the low resistance layer 180 is formed of a tungsten (W) / tungsten nitride (WN) film.

도 4를 참조하면, 게이트 패터닝을 위한 마스크막패턴(미도시)을 식각마스크로 한 식각을 수행하여 셀영역(CELL) 및 주변회로영역(PERI)에서의 게이트 패터닝을 수행한다. 일 예에서, 주변회로영역(PERI)에서 게이트 패터닝이 완전히 이루어질 때까지 셀영역(CELL)은 금속막(140)이 노출될 때까지 식각이 이루어지도록 한다. 이때 주변회로영역(PERI)에서는 실리콘질화막(120)이 식각장벽층으로서의 역할을 수행하므로 저저항층(180) 및 폴리실리콘막(170)에 대한 충분한 식각이 이루어진다. 다음에 주변회로영역(PERI)을 마스크막패턴으로 덮은 다음에 셀영역(CELL)에서 노출되는 금속막(140), 고유전율 물질막(130) 및 실리콘질화막(120)에 대한 식각을 수행한다.Referring to FIG. 4, gate patterning is performed in a cell region CELL and a peripheral circuit region PERI by performing etching using a mask layer pattern (not shown) as an etch mask for gate patterning. In an example, the cell region CELL is etched until the metal layer 140 is exposed until the gate patterning is completely performed in the peripheral circuit region PERI. In this case, since the silicon nitride film 120 serves as an etch barrier layer in the peripheral circuit region PERI, sufficient etching is performed on the low resistance layer 180 and the polysilicon film 170. Next, the peripheral circuit region PERI is covered with the mask layer pattern, and then the metal layer 140, the high dielectric constant material layer 130, and the silicon nitride layer 120 exposed in the cell region CELL are etched.

이와 같은 게이트 패터닝이 이루어진 후 셀영역(CELL)에는 터널링층으로서의 산화막(114), 전하트랩층으로서의 실리콘질화막(120), 차폐층으로서의 고유전율 물질막(130), 컨트롤게이트전극막으로서의 금속막(140), 워드라인으로서의 폴리실리 콘막(170) 및 저저항층(18)이 순차적으로 적층되는 단위 셀의 게이트스택(210)이 형성된다. 그리고 주변회로영역(PERI)의 저전압 영역(LVT)에는 산화막(114), 실리콘질화막(120), 폴리실리콘막(170) 및 저저항층(180)이 순차적으로 적층되는 저전압용 모스 트랜지스터의 게이트스택(220)이 형성된다. 또한 주변회로영역(PERI)의 고전압 영역(HVT)에는 고전압용 게이트산화막(112), 산화막(114), 실리콘질화막(120), 폴리실리콘막(170) 및 저저항층(180)이 순차적으로 적층되는 고전압용 모스 트랜지스터의 게이트스택(230)이 형성된다. 이후 도면에 나타내지는 않았지만, 소스/드레인과 같은 불순물영역 형성을 위한 이온주입을 수행하고, 통상의 컨택 및 배선공정을 수행한다.After such gate patterning, the cell region CELL has an oxide film 114 as a tunneling layer, a silicon nitride film 120 as a charge trap layer, a high dielectric constant material film 130 as a shielding layer, and a metal film as a control gate electrode film. 140, a gate stack 210 of a unit cell in which a polysilicon film 170 as a word line and a low resistance layer 18 are sequentially stacked is formed. In the low voltage region LVT of the peripheral circuit region PERI, an oxide film 114, a silicon nitride film 120, a polysilicon film 170, and a low resistance layer 180 are sequentially stacked. 220 is formed. In addition, the high voltage gate oxide film 112, the oxide film 114, the silicon nitride film 120, the polysilicon film 170, and the low resistance layer 180 are sequentially stacked in the high voltage region HVT of the peripheral circuit region PERI. The gate stack 230 of the high voltage MOS transistor is formed. Although not shown in the drawings, ion implantation is performed to form an impurity region such as a source / drain, and a normal contact and wiring process is performed.

도 1 내지 도 4는 본 발명에 따른 전하트랩소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a charge trap device according to the present invention.

Claims (10)

셀영역과, 저전압용 모스 트랜지스터가 배치되는 저전압 영역 및 고전압용 모스 트랜지스터가 배치되는 고전압 영역을 갖는 주변회로영역을 포함하는 기판의 고전압 영역에 고전압용 게이트절연막을 형성하는 단계;Forming a gate insulating film for a high voltage in a high voltage region of a substrate including a cell region, a peripheral circuit region having a low voltage region in which a low voltage MOS transistor is disposed and a high voltage region in which a high voltage MOS transistor is disposed; 상기 셀영역 및 저전압영역의 기판 위와, 상기 고전압영역의 고전압용 게이트절연막 위에 터널링층을 형성하는 단계;Forming a tunneling layer on the substrate in the cell region and the low voltage region and on the gate insulating film for the high voltage in the high voltage region; 상기 터널링층 위에 전하트랩층, 차폐층 및 컨트롤게이트전극막을 형성하는 단계;Forming a charge trap layer, a shielding layer, and a control gate electrode layer on the tunneling layer; 상기 주변회로영역의 컨트롤게이트전극막 및 차폐층을 제거하는 단계;Removing the control gate electrode film and the shielding layer of the peripheral circuit area; 상기 셀영역의 컨트롤게이트전극막 및 주변회로영역의 전하트랩층 위에 게이트전극막을 형성하는 단계; 및Forming a gate electrode film on the control gate electrode film of the cell region and the charge trap layer of the peripheral circuit region; And 게이트 패터닝을 수행하여, 상기 셀영역에 터널링층, 전하트랩층, 차폐층, 컨트롤게이트전극막 및 게이트전극막이 순차적으로 적층된 단위 셀을 형성하고, 상기 저전압영역에 터널링층, 전하트랩층 및 게이트전극막이 순차적으로 적층된 저전압용 게이트스택을 형성하며, 그리고 상기 고전압영역에 고전압용 게이트절연막, 터널링층, 전하트랩층 및 게이트전극막이 순차적으로 적층된 고전압용 게이트스택을 형성하는 단계를 포함하는 전하트랩소자의 제조방법.By performing gate patterning, a unit cell in which a tunneling layer, a charge trap layer, a shielding layer, a control gate electrode layer, and a gate electrode layer are sequentially stacked is formed in the cell region, and the tunneling layer, the charge trap layer, and the gate are formed in the low voltage region. Forming a low voltage gate stack in which electrode layers are sequentially stacked, and forming a high voltage gate stack in which high voltage gate insulating layers, tunneling layers, charge trap layers, and gate electrode layers are sequentially stacked in the high voltage region. Method for manufacturing a trap element. 제1항에 있어서,The method of claim 1, 상기 고전압용 게이트절연막 및 터널링층은 산화막으로 형성하는 전하트랩소자의 제조방법.And the high voltage gate insulating film and the tunneling layer are formed of an oxide film. 제1항에 있어서,The method of claim 1, 상기 전하트랩층은 실리콘질화막으로 형성하는 전하트랩소자의 제조방법.And the charge trap layer is formed of a silicon nitride film. 제1항에 있어서,The method of claim 1, 상기 차폐층은 고유전율 물질막 또는 실리콘산화막으로 형성하는 전하트랩소자의 제조방법.And the shielding layer is formed of a high dielectric constant material film or a silicon oxide film. 제1항에 있어서,The method of claim 1, 상기 컨트롤게이트전극막은 금속막 또는 폴리실리콘막으로 형성하는 전하트랩소자의 제조방법.And the control gate electrode film is formed of a metal film or a polysilicon film. 제1항에 있어서,The method of claim 1, 상기 게이트전극막은 폴리실리콘막을 포함하는 전하트랩소자의 제조방법.And the gate electrode film comprises a polysilicon film. 제1항에 있어서,The method of claim 1, 상기 주변회로영역의 컨트롤게이트전극막 및 차폐층을 제거하기 전에 상기 컨트롤게이트전극막 위에 캡핑막을 형성하는 단계를 더 포함하는 전하트랩소자의 제조방법.And forming a capping film on the control gate electrode film before removing the control gate electrode film and the shielding layer of the peripheral circuit region. 제7항에 있어서,The method of claim 7, wherein 상기 캡핑막은 폴리실리콘막 또는 실리콘질화막으로 형성하는 전하트랩소자의 제조방법.The capping film is a method of manufacturing a charge trap device formed of a polysilicon film or silicon nitride film. 제1항에 있어서,The method of claim 1, 상기 게이트전극막을 형성한 후에 상기 게이트전극막 위에 저저항층을 형성하는 단계를 더 포함하는 전하트랩소자의 제조방법.And forming a low resistance layer on the gate electrode film after the gate electrode film is formed. 제1항에 있어서, 상기 게이트 패터닝을 수행하는 단계는,The method of claim 1, wherein performing the gate patterning comprises: 상기 주변회로영역에서는 전하트랩층이 노출되고 상기 셀영역에서는 금속막이 노출될 때까지 식각을 수행하는 단계;Etching until the charge trap layer is exposed in the peripheral circuit region and the metal film is exposed in the cell region; 상기 주변회로영역을 덮는 마스크막패턴을 형성하는 단계; 및Forming a mask layer pattern covering the peripheral circuit region; And 상기 마스크막패턴에 의해 노출되는 셀영역의 컨트롤게이트전극막, 차폐층 및 전하트랩층에 대한 식각을 수행하는 단계를 포함하는 전하트랩소자의 제조방법.And etching the control gate electrode film, the shielding layer, and the charge trap layer in the cell region exposed by the mask layer pattern.
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