KR100261188B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 OTP(One Time Programmable EPROM)제품내의 고전압 트랜지스터의 특성을 개선하는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a semiconductor device adapted to improve the characteristics of high voltage transistors in One Time Programmable EPROM (OTP) products.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자에 관하여 설명하면 다음과 같다.Hereinafter, a semiconductor device of the related art will be described with reference to the accompanying drawings.
도 1은 일반적인 OTP 메모리 소자의 공정 조건 및 구조 단면도이고,도 2a내지 도 2c는 종래 기술의 OTP 소자의 PMOS 트랜지스터의 공정 조건 및 공정 단면도이다.1 is a cross-sectional view of a process condition and a structure of a general OTP memory device, and FIGS. 2A to 2C are process conditions and a cross-sectional view of a PMOS transistor of a conventional OTP device.
도 1은 0.8㎛의 디자인룰을 갖는 OTP 메모리 소자를 나타낸 것으로, 웨이퍼의 셀 영역에 데이터를 저장하는 EPROM소자 그리고 데이터 입출력을 위한 주변 회로 영역에 HV-NMOS,Normal NMOS,HV-PMOS,Normal PMOS 등의 소자들이 형성된다.1 illustrates an OTP memory device having a design rule of 0.8 μm, wherein an EPROM device for storing data in a cell area of a wafer and a peripheral circuit area for data input / output are HV-NMOS, Normal NMOS, HV-PMOS, and Normal PMOS. And other elements are formed.
상기 소자들을 형성하기 위한 공정 조건 및 구조는 먼저, 반도체 기판(1)의 P-웰 영역(2),고농도 N-웰 영역(3),N-웰 영역(4)들과, 상기 웰 영역들을 격리하거나 웰 영역내의 소자들을 격리하기 위한 소자 격리층(5a)(5b)(5c)(5d)(5e)(5f)들과, 상기 P-웰 영역(2)내에 n-LDD 구조의 소오스/드레인(6a)(6b) 및 게이트 전극(8)으로 구성되는 Normal NMOS 트랜지스터와, 상기 P-웰 영역(2)내에 n-LDD 구조의 소오스/드레인(7a)(7b) 및 게이트 전극(9)으로 구성되는 HV-NMOS 트랜지스터와, 상기 P-웰 영역(2)내에 소오스/드레인(10a)(10b) 및 플로우팅 게이트 전극(11),컨트롤 게이트 전극(12)으로 구성되는 EPROM 소자와, 상기 고농도 N-웰 영역(3)내에 p-LDD 구조의 소오스/드레인(13a)(13b) 및 게이트 전극(14)으로 구성되는 HV-PMOS 트랜지스터와, 상기 N-웰 영역(4)내에 p-LDD 구조의 소오스/드레인(15a)(15b) 및 게이트 전극(16)으로 구성되는 Normal PMOS 트랜지스터를 포함하여 구성된다.Process conditions and structure for forming the devices are first, P-well region 2, high-concentration N-well region 3, N-well regions 4 of the semiconductor substrate 1, and the well regions Device isolation layers 5a, 5b, 5c, 5d, 5e, and 5f for isolating or isolating devices in the well region, and source / n-LDD structures in the P-well region 2; Normal NMOS transistor composed of drains 6a, 6b and gate electrode 8, and source / drain 7a, 7b and gate electrode 9 of n-LDD structure in P-well region 2; An HV-NMOS transistor comprising: an EPROM element comprising a source / drain (10a) (10b), a floating gate electrode (11), and a control gate electrode (12) in the P-well region (2); An HV-PMOS transistor comprising a source / drain 13a (13b) and a gate electrode 14 having a p-LDD structure in the high concentration N-well region 3, and a p-LDD in the N-well region 4; Source / drain 15a (15b) and gay of structure It is configured to include a normal PMOS transistor consisting of a non-electrode 16.
여기서, 상기의 셀 영역에 형성된 EPROM 소자의 공정 조건은 다음과 같다.Here, the process conditions of the EPROM element formed in the cell region are as follows.
채널 길이(Length)를 0.75㎛, 게이트 산화막의 두께를 300Å로 한다.The channel length (Length) is 0.75 占 퐉 and the gate oxide film is 300 Å.
그리고 플로팅 게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 2000Å,ONON 구조의 유전체막의 두께를 316Å, 컨트롤 게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 3500Å로 한다.The thickness of the polysilicon for forming the floating gate electrode is 2000 kPa, the thickness of the ONON structure dielectric film is 316 kPa, and the thickness of the polysilicon for forming the control gate electrode is 3500 kPa.
그리고 HV-NMOS,HV-PMOS 트랜지스터는 채널 길이를 1.4㎛,게이트 산화막의 두께를 300Å,게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 2500Å로 한다.The HV-NMOS and HV-PMOS transistors have a channel length of 1.4 mu m, a gate oxide film thickness of 300 mu m, and a polysilicon thickness of 2500 mu m for forming the gate electrode.
이에 비하여 Normal PMOS,Normal NMOS는 채널 길이를 0.8㎛, 게이트 산화막의 185Å, 게이트 전극의 두께를 3500Å로 한다.On the other hand, in normal PMOS and normal NMOS, the channel length is 0.8 mu m, the gate oxide film is 185 microseconds, and the gate electrode thickness is 3500 microseconds.
이와 같은 구조의 OTP 메모리 소자는 Normal 트랜지스터와 고전압 트랜지스터가 동시에 형성되도록 공정을 진행한다.The OTP memory device having such a structure proceeds to form a normal transistor and a high voltage transistor at the same time.
즉, 노말 PMOS 트랜지스터와 고전압 PMOS 트랜지스터의 소오스/드레인을 형성하는 공정을 하나의 포토 마스크를 사용하여 진행한다.That is, the process of forming the source / drain of the normal PMOS transistor and the high voltage PMOS transistor is performed using one photo mask.
이와 같은 종래 기술의 OTP 메모리 소자의 제조 공정에 관하여 설명하면 다음과 같다.Referring to the manufacturing process of the OTP memory device of the prior art as follows.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 필드 산화 공정으로 소자 격리층(22)을 형성하고 반도체 기판(21)의 표면내에 p형의 불순물을 순차 주입하여 트리플 웰(Triple Well)을 형성한다.First, as shown in FIG. 2A, the device isolation layer 22 is formed in the device isolation region of the semiconductor substrate 21 by a field oxidation process, and p-type impurities are sequentially injected into the surface of the semiconductor substrate 21 to form a triple well ( Triple Well).
즉, 노말 PMOS 트랜지스터 형성 영역에 n-웰 영역(23)을 형성하고, 고전압 PMOS 트랜지스터 형성 영역에 고농도 n-웰 영역(24)을 형성한다.That is, the n-well region 23 is formed in the normal PMOS transistor formation region, and the high concentration n-well region 24 is formed in the high voltage PMOS transistor formation region.
이어, 서로 다른 두께를 갖는 게이트 절연층(25a)(25b) 및 게이트 전극(26a)(26b)를 형성한다.Subsequently, gate insulating layers 25a and 25b and gate electrodes 26a and 26b having different thicknesses are formed.
이때, 상기 고전압 PMOS 트랜지스터의 게이트 전극(26a)은 그 두께가 2000Å정도이고 노말 PMOS 트랜지스터의 게이트 전극(26b)은 3500Å정도의 두께를 갖는다.At this time, the gate electrode 26a of the high voltage PMOS transistor has a thickness of about 2000 mA and the gate electrode 26b of a normal PMOS transistor has a thickness of about 3500 mA.
상기 게이트 전극(26a)(26b)을 형성하기위한 폴리 에칭 공정시에 소오스/드레인 영역이되는 반도체 기판(21)의 표면상에 남는 잔류 산화막의 두께를 100Å이하가 되도록 한다.The thickness of the remaining oxide film remaining on the surface of the semiconductor substrate 21 serving as a source / drain region during the poly etching process for forming the gate electrodes 26a and 26b is 100 kPa or less.
그리고 상기 게이트 전극(26a)(26b)의 표면 및 반도체 기판(21)의 표면에 걸쳐서 버퍼 산화막(27)을 형성한다.A buffer oxide film 27 is formed over the surfaces of the gate electrodes 26a and 26b and the surface of the semiconductor substrate 21.
이때, 게이트 전극(26a)(26b)의 표면에는 200Å정도의 두께를 갖는 버퍼 산화막(27)이 형성되고 반도체 기판(21)의 표면에는 100Å정도의 두께를 갖는 버퍼 산화막(27)이 형성된다.At this time, a buffer oxide film 27 having a thickness of about 200 μs is formed on the surfaces of the gate electrodes 26a and 26b, and a buffer oxide film 27 having a thickness of about 100 μs is formed on the surface of the semiconductor substrate 21.
그리고 LDD 구조의 소오스/드레인을 형성하기 위한 저농도 불순물 주입 공정을 실시한다.Then, a low concentration impurity implantation step is performed to form a source / drain of LDD structure.
이때, 이온 주입 공정은 BF2+의 불순물을 60KeV에너지로 1.0E13의 농도로 진행한다.At this time, the ion implantation process proceeds the impurities of BF2 + to a concentration of 1.0E13 with 60KeV energy.
이어, 전면에 LDD 구조의 소오스/드레인을 형성하기 위한 제 1 HLD(High Temperature Low Pressure Deposition)층(28)을 형성한다.Subsequently, a first High Temperature Low Pressure Deposition (HLD) layer 28 is formed on the entire surface to form a source / drain of an LDD structure.
그리고 도 2b에서와 같이, 상기 제 1 HLD층(28)을 에치백하여 게이트 전극(26a)(26b)의 측면에만 남도록하여 게이트 측벽(28a)을 형성하고 LDD 어닐링 공정을 진행한다.As shown in FIG. 2B, the first HLD layer 28 is etched back to remain only on the side surfaces of the gate electrodes 26a and 26b to form the gate sidewall 28a and the LDD annealing process is performed.
이때, 게이트 측벽(28a)을 형성하기 위한 에치백 공정시에 잔류되는 버퍼 산화막(27)의 두께는 100Å이하다.At this time, the thickness of the buffer oxide film 27 remaining in the etch back process for forming the gate sidewall 28a is 100 kPa or less.
이어, 도 2c에서와 같이, 전면에 300Å정도의 두께를 갖는 제 2 HLD층(29)을형성한다.Subsequently, as shown in FIG. 2C, a second HLD layer 29 having a thickness of about 300 μs is formed on the entire surface.
그리고 LDD 구조의 소오스/드레인을 형성하기 위한 고농도 p형 불순물의 주입 공정을 BF2+불순물을 80KeV의 에너지,3.0E15의 농도로 진행한다.The implantation of high concentration p-type impurities to form the source / drain of the LDD structure is performed with BF2 + impurity at 80KeV energy and 3.0E15 concentration.
이때, I/I Rp는 1500 ~ 1900Å이고, Poly loss는 500Å정도가 된다.At this time, I / I Rp is 1500 ~ 1900Å, Poly loss is about 500Å.
이와 같이, 고전압 PMOS 트랜지스터와 노말 PMOS 트랜지스터를 게이트 전극 (26a)(26b)및 게이트 절연층(25a)(25b)의 두께는 다르게 하나, 소오스/드레인을 형성하기 위한 이온 주입 공정은 동시에 진행한다.As described above, the high voltage PMOS transistor and the normal PMOS transistor have different thicknesses of the gate electrodes 26a and 26b and the gate insulating layers 25a and 25b, but the ion implantation process for forming the source / drain proceeds simultaneously.
이와 같은 종래 기술의 OTP 메모리 소자는 노말 트랜지스터와 고전압 트랜지스터를 동시에 형성시킴에 따라 다음과 같은 문제점이 있다.The prior art OTP memory device has the following problems as the normal transistor and the high voltage transistor are simultaneously formed.
첫째, 트랜지스터의 소오스/드레인을 형성하기 위한 이온 주입 공정 진행시에 노말 PMOS 트랜지스터에서는 문제가 되지 않으나, 고전압 PMOS 트랜지스터에서는 폴리 실리콘층이 2000Å으로 증착되어 이온 주입 공정에서 약 500Å의 폴리 손실이 있다.First, the normal PMOS transistor is not a problem during the ion implantation process for forming the source / drain of the transistor. However, in the high voltage PMOS transistor, a polysilicon layer is deposited at 2000 kV, resulting in about 500 kW poly loss in the ion implantation process.
또한, 고농도 불순물 주입 공정에서 이온 주입 에너지(80KeV)에 의한 Ion Through(Rp:1500 ~ 1900Å)현상이 발생한다.In addition, in the high concentration impurity implantation process, ion through (Rp: 1500-1900 kV) phenomenon occurs due to ion implantation energy (80 KeV).
이는 고전압 PMOS 트랜지스터의 채널 문턱전압 저하 및 채널 쇼트 등의 문제를 발생시킨다.This causes problems such as channel threshold voltage drop and channel short of the high voltage PMOS transistor.
둘째, 폴리 손실 및 Ion Through 현상에 의해 누설 전류의 발생이 증가되어 제품의 신뢰성 및 수율이 저하된다.Second, the leakage current is increased by poly loss and ion through phenomenon, which lowers the reliability and yield of the product.
셋째, 이상에서의 문제를 해결하기 위하여 고농도 불순물 주입 공정에서의 이온 주입 에너지를 변경(80 → 60KeV :Rp 1100 ~ 1300Å)할 경우 고전압 PMOS 트랜지스터에서의 특성은 유지되나, 노말 PMOS 트랜지스터에서의 ESD 보호 특성이 저하되는 문제점이 있다.Third, in order to solve the above problem, when the ion implantation energy is changed (80 → 60 KeV: Rp 1100 ~ 1300 kW) in the high concentration impurity implantation process, the characteristics of the high voltage PMOS transistor are maintained, but the ESD protection of the normal PMOS transistor is maintained. There is a problem that the characteristics are degraded.
본 발명은 이와 같은 종래 기술의 OTP 메모리 소자의 문제점을 해결하기 위하여 안출한 것으로, OTP 제품내의 고전압 PMOS 트랜지스터의 특성을 개선하는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art OTP memory device, and an object thereof is to provide a method for manufacturing a semiconductor device suitable for improving the characteristics of a high voltage PMOS transistor in an OTP product.
도 1은 일반적인 OTP 메모리 소자의 공정 조건 및 구조 단면도1 is a cross-sectional view of a process condition and a structure of a general OTP memory device
도 2a내지 도 2c는 종래 기술의 OTP 소자의 PMOS 트랜지스터의 공정 조건 및 공정 단면도2A to 2C show process conditions and process cross-sectional views of a PMOS transistor of an OTP device of the prior art.
도 3a내지 도 3c는 본 발명에 따른 OTP 소자의 PMOS 트랜지스터의 공정 조건 및 공정 단면도3A to 3C illustrate process conditions and process cross-sectional views of a PMOS transistor of an OTP device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
30. 반도체 기판 31. n-웰 영역30. Semiconductor substrate 31. n-well region
32. 고농도 n-웰 영역 33. 소자 격리층32. High concentration n-well region 33. Device isolation layer
34a.34b. 게이트 산화막 35a.35b. 게이트 전극34a.34b. Gate oxide film 35a.35b. Gate electrode
36. 버퍼 산화막 37. HLD층36. Buffer Oxide 37. HLD Layer
38. 게이트 측벽 39. 마스킹 산화막38. Gate sidewalls 39. Masking oxide
OTP 제품내의 고전압 트랜지스터의 특성을 개선하는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 반도체 기판의 소자 격리 영역에 소자 격리층을 형성하고 반도체 기판의 표면내에 p형의 불순물을 순차 주입하여 다중 웰을 형성하는 공정과,서로 다른 두께를 갖는 게이트 산화막 및 게이트 전극들을 형성하고 상기 게이트 전극의 표면 및 반도체 기판의 표면에 걸쳐서 버퍼 산화막을 형성하는 공정과,LDD 구조의 소오스/드레인을 형성하기 위한 저농도 불순물을 주입하고 전면에 HLD층을 형성하고 에치백하여 게이트 전극들의 측면에만 남도록하여 게이트 측벽을 형성하는 공정과,스팀(Steam) 산화 공정으로 반도체 기판의 표면보다 게이트 전극의 표면에는 더 두껍게 형성되도록 마스킹 산화막을 형성하는 공정과,상기 마스킹 산화막을 마스크로하여 LDD 구조의 소오스/드레인을 형성하기 위한 이온 주입 공정을 I/I Rp가 1100 ~ 1300Å의 범위가되도록 이온 주입 에너지를 사용하여 실시하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The method for manufacturing a semiconductor device of the present invention, which is suitable for improving the characteristics of a high voltage transistor in an OTP product, comprises forming a device isolation layer in a device isolation region of a semiconductor substrate, and sequentially injecting p-type impurities into the surface of the semiconductor substrate. Forming a gate oxide film and gate electrodes having different thicknesses, and forming a buffer oxide film over the surface of the gate electrode and the surface of the semiconductor substrate, and a low concentration for forming a source / drain having an LDD structure. Injecting impurities, forming an HLD layer on the front surface, and etching back so that only the sides of the gate electrodes remain to form sidewalls of the gate, and a steam oxidation process forms a thicker surface of the gate electrode than the surface of the semiconductor substrate. Forming a masking oxide film, and using the masking oxide film as a mask The ion implantation process for forming the source / drain of the LDD structure is performed by using ion implantation energy so that the I / I Rp is in the range of 1100 to 1300 Pa.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the manufacturing process of the semiconductor device of the present invention.
도 3a내지 도 3b는 본 발명에 따른 OTP 소자의 PMOS 트랜지스터의 공정 조건 및 공정 단면도이다.3A to 3B are process conditions and process sectional views of a PMOS transistor of an OTP device according to the present invention.
본 발명은 OTP 제품내에 내장되어 있는 고전압 PMOS 트랜지스터의 특성을 개선하기 위한 것이다.The present invention is directed to improving the characteristics of high voltage PMOS transistors embedded in OTP products.
노말 트랜지스터와 고전압 트랜지스터를 동시에 형성할 경우에 공정 마진이 적어 고전압 트랜지스터의 특성을 개선하기는 어렵다.When the normal transistor and the high voltage transistor are simultaneously formed, it is difficult to improve the characteristics of the high voltage transistor because of low process margin.
이와 같은 본 발명에 따른 OTP 메모리 소자의 제조 공정에 관하여 설명하면 다음과 같다.Referring to the manufacturing process of the OTP memory device according to the present invention as follows.
먼저, 도 3a에서와 같이, 반도체 기판(30)의 소자 격리 영역에 필드 산화 공정으로 소자 격리층(33)을 형성하고 반도체 기판(30)의 표면내에 p형의 불순물을 순차 주입하여 트리플 웰(Triple Well)을 형성한다.First, as shown in FIG. 3A, the device isolation layer 33 is formed in the device isolation region of the semiconductor substrate 30 by a field oxidation process, and p-type impurities are sequentially injected into the surface of the semiconductor substrate 30 to form a triple well ( Triple Well).
즉, 노말 PMOS 트랜지스터 형성 영역에 n-웰 영역(31)을 형성하고, 고전압 PMOS 트랜지스터 형성 영역에 고농도 n-웰 영역(32)을 형성한다.That is, the n-well region 31 is formed in the normal PMOS transistor formation region, and the high concentration n-well region 32 is formed in the high voltage PMOS transistor formation region.
이어, 서로 다른 두께를 갖는 게이트 산화막(34a)(34b) 및 게이트 전극(35a)(35b)를 형성한다.Subsequently, gate oxide films 34a and 34b and gate electrodes 35a and 35b having different thicknesses are formed.
이때, 상기 고전압 PMOS 트랜지스터의 게이트 전극(35a)은 그 두께가 2000Å(±5%)정도이고 노말 PMOS 트랜지스터의 게이트 전극(35b)은 3500Å(±5%)정도의 두께를 갖는다.At this time, the gate electrode 35a of the high voltage PMOS transistor has a thickness of about 2000 mA (± 5%) and the gate electrode 35b of a normal PMOS transistor has a thickness of about 3500 mA (± 5%).
상기 게이트 전극(35a)(35b)을 형성하기위한 폴리 에칭 공정시에 소오스/드레인 영역이되는 반도체 기판(30)의 표면상에 남는 잔류 산화막의 두께를 100Å이하가 되도록 한다.The thickness of the remaining oxide film remaining on the surface of the semiconductor substrate 30 serving as a source / drain region during the poly etching process for forming the gate electrodes 35a and 35b is 100 kPa or less.
그리고 상기 게이트 전극(35a)(35b)의 표면 및 반도체 기판(30)의 표면에 걸쳐서 버퍼 산화막(36)을 형성한다.A buffer oxide film 36 is formed over the surfaces of the gate electrodes 35a and 35b and the surface of the semiconductor substrate 30.
이때, 게이트 전극(35a)(35b)의 표면에는 200Å정도(±5%)의 두께를 갖는 버퍼 산화막(36)이 형성되고 반도체 기판(30)의 표면에는 100Å정도(±5%)의 두께를 갖는 버퍼 산화막(36)이 형성된다.At this time, a buffer oxide film 36 having a thickness of about 200 μs (± 5%) is formed on the surfaces of the gate electrodes 35a and 35b, and a thickness of about 100 μs (± 5%) is formed on the surface of the semiconductor substrate 30. A buffer oxide film 36 is formed.
그리고 LDD 구조의 소오스/드레인을 형성하기 위한 저농도 불순물 주입 공정을 실시한다.Then, a low concentration impurity implantation step is performed to form a source / drain of LDD structure.
이때, 이온 주입 공정은 BF2+의 불순물을 60KeV(±5%)에너지로 1.0E13(±5%)의 농도로 진행한다.At this time, the ion implantation process is carried out to the concentration of 1.0E13 (± 5%) of the impurities of BF2 + with 60 KeV (± 5%) energy.
이어, 전면에 LDD 구조의 소오스/드레인을 형성하기 위한 HLD(High Temperature Low Pressure Deposition)층(37)을 3900Å(±5%)의 두께로 형성한다.Subsequently, a high temperature low pressure deposition (HLD) layer 37 for forming a source / drain of an LDD structure on the entire surface is formed to a thickness of 3900 kPa (± 5%).
그리고 도 2b에서와 같이, 상기 HLD층(37)을 에치백하여 게이트 전극(35a)(35b)의 측면에만 남도록하여 게이트 측벽(38)을 형성한다.As shown in FIG. 2B, the HLD layer 37 is etched back so as to remain only on the side surfaces of the gate electrodes 35a and 35b to form the gate sidewall 38.
이때, 게이트 측벽(38)을 형성하기 위한 에치백 공정시에 잔류되는 버퍼 산화막(36)의 두께는 100Å(±5%)이하가 된다.At this time, the thickness of the buffer oxide film 36 remaining in the etch back process for forming the gate sidewall 38 is 100 kV (± 5%) or less.
이어, 도 3c에서와 같이, 스팀(Steam) 산화 공정으로 게이트 전극(35a)(35b)의 표면에는 300Å(±5%)의 두께를 갖고, 반도체 기판(30)의 표면상에는 100Å(±5%)의 두께를 갖는 마스킹 산화막(39)을 형성한다.Subsequently, as shown in FIG. 3C, the surface of the gate electrodes 35a and 35b has a thickness of 300 kV (± 5%) in the steam oxidation process, and 100 kV (± 5%) on the surface of the semiconductor substrate 30. A masking oxide film 39 having a thickness of) is formed.
여기서, 불순물이 도핑된 게이트 전극(35a)(35b)의 표면에서의 산화막 성장 속도가 반도체 기판(30)의 표면에서의 산화 속도보다 더 빠르다.Here, the oxide film growth rate on the surface of the impurity doped gate electrodes 35a and 35b is faster than the oxidation rate on the surface of the semiconductor substrate 30.
그리고 산화 방법에 따라 산화막 성장 속도가 다른데, 성장 속도는 건식 성장 → 습식 성장→ 스팀 성장의 순으로 스팀 성장이 가장 빠르다.In addition, the oxide growth rate is different according to the oxidation method, and the growth rate is the fastest in the order of dry growth → wet growth → steam growth.
그리고 LDD 구조의 소오스/드레인을 형성하기 위한 고농도 p형 불순물의 주입 공정을 BF2+불순물을 60KeV의 에너지,3.0E15의 농도로 진행한다.The implantation of high concentration p-type impurities to form the source / drain of the LDD structure is performed with BF2 + impurity at 60KeV energy and 3.0E15 concentration.
여기서, 이온 주입 에너지를 80KeV에서 60KeV로 낮출수 있는 것은 소오스/드레인 영역의 표면에 형성되는 마스킹 산화막(39)의 두께를 300Å→100Å로 작게하였기 때문이다.The reason why the ion implantation energy can be lowered from 80 KeV to 60 KeV is because the thickness of the masking oxide film 39 formed on the surface of the source / drain region is reduced from 300 kPa to 100 kPa.
이때, I/I Rp는 1100 ~ 1300Å이고, Poly loss는 500Å정도가 된다.At this time, I / I Rp is 1100 ~ 1300Å and Poly loss is about 500Å.
이와 같은 본 발명의 반도체 소자의 제조 공정은 고전압 PMOS 트랜지스터와 노말 PMOS 트랜지스터를 게이트 전극 (35a)(35b)및 게이트 산화막(34a)(34b)의 두께를 다르게 하고, 이온 주입 공정시에 사용되는 마스킹 산화막(39)의 두께를 충분히 작게하여 이온 주입 에너지를 낮추어 진행한 것이다.The manufacturing process of the semiconductor device according to the present invention masks the high voltage PMOS transistor and the normal PMOS transistor with different thicknesses of the gate electrodes 35a, 35b and the gate oxide films 34a, 34b, and is used during the ion implantation process. The thickness of the oxide film 39 is sufficiently reduced to lower the ion implantation energy.
이와 같은 본 발명의 반도체 소자의 제조 공정은 다음과 같은 효과가 있다.Such a manufacturing step of the semiconductor device of the present invention has the following effects.
첫째, 노말 PMOS 소자와 고전압 PMOS 트랜지스터 형성시에 이온 주입시에 발생하는 Implant Through 현상을 방지할 수 있으므로 OTP 소자등에서 소자의 특성을 향상시키는 효과가 있다.First, since the implant-through phenomenon that occurs during ion implantation when forming a normal PMOS device and a high voltage PMOS transistor can be prevented, there is an effect of improving the characteristics of the device in an OTP device.
둘째, 고전압 PMOS 트랜지스터의 특성 저하를 막을 수 있으므로 제품의 수율 및 신뢰도를 높일 수 있다.Second, it is possible to prevent the deterioration of characteristics of the high voltage PMOS transistor, thereby increasing the yield and reliability of the product.
셋째, 소오스/드레인을 형성하기 위한 고농도 이온 주입 공정에서 사용되는 마스킹 산화막을 HLD층의 증착이 아니라 스팀 산화 공정으로 형성하므로 공정을 단순화하고 제품의 제조 일정을 단축하는 효과가 있다.Third, the masking oxide film used in the high concentration ion implantation process for forming the source / drain is formed by steam oxidation instead of HLD layer deposition, thereby simplifying the process and shortening the production schedule of the product.
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