KR100668727B1 - Method for Fabricating of Flash Memory Device - Google Patents
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Abstract
본 발명은 플로팅 게이트 에지를 라운드(Round))화하여 전계집중현상을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성되며 양 에지에서 하부의 필드 산화막과 소정 부분 오버랩되는 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트에 불활성 이온을 주입하는 단계와, 수소를 포함하는 가스 분위기에서 열처리 공정을 실시하여 상기 필드 산화막과 오버랩됨에 따라서 뾰족하게 형성되는 플로팅 게이트 양 에지를 라운드화하는 단계를 포함하여 형성한다.The present invention relates to a method of manufacturing a flash memory device for preventing electric field concentration by rounding a floating gate edge, the method comprising: forming an isolation layer in a predetermined region of a semiconductor substrate; Forming a floating gate which is formed through the gate insulating layer and overlaps a predetermined portion of the lower field oxide film at both edges, implanting inert ions into the floating gate, and performing a heat treatment process in a gas atmosphere containing hydrogen And rounding both edges of the floating gate which are sharply formed as overlapping with the field oxide layer.
플래쉬 메모리(Flash Memory)Flash Memory
Description
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 에지(Edge)부 단면을 촬영한 TEM 사진1 is a TEM photograph of a cross section of a floating gate edge of a flash memory device according to the related art.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도2A through 2E are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 필드 산화막21
23 : 게이트 산화막 24 : 폴리 실리콘막23
24a : 플로팅 게이트 25 : 실리콘 질화막24a: floating gate 25: silicon nitride film
본 발명은 메모리 소자에 관한 것으로 특히, 플로팅 게이트 가장자리를 라운드(Round)화하여 소자의 프로그램/소거 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, and more particularly, to a method of manufacturing a flash memory device for improving a program / erase characteristic of a device by rounding a floating gate edge.
이하, 첨부된 도면을 참조하여 종래 플래쉬 메모리 소자를 설명하면 다음과 같다.Hereinafter, a conventional flash memory device will be described with reference to the accompanying drawings.
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 에지(Edge)부 단면을 촬영한 TEM 사진이다.1 is a TEM photograph of a cross section of a floating gate edge of a flash memory device according to the related art.
0.18㎛ 이상 고집적 플래쉬 메모리 소자에서 필드 산화막(Fox)의 에지부에 얹혀지는 플로팅 게이트(Poly-1)는 하부의 필드 산화막(Fox)의 프로파일로 인하여 A 영역에 나타난 바와 같이 뾰족한 형상을 갖게 된다.In the highly integrated flash memory device having a thickness of 0.18 μm or more, the floating gate Poly-1 mounted on the edge portion of the field oxide film Fox has a sharp shape as shown in region A due to the profile of the field oxide film below.
이러한 플래쉬 메모리 소자의 제어 게이트(Poly-2)에 포지티브 바이어스(Positive Bias)를 인가하면 상기 뾰족한 부분에 전계가 강하게 걸리게 되어(전계 집중 현상) 프로그램(Program)된 전자들이 빠져나가는 패스(Path)로 작용하여 셀 페일(Fail)의 원인이 되고 있다.When a positive bias is applied to the control gate Poly-2 of the flash memory device, an electric field is strongly applied to the pointed portion (field concentration phenomenon), and a path through which programmed electrons exit. It is a cause of cell failure.
따라서, 종래에는 상기 플로팅 게이트(Poly-1)의 뾰족한 부분을 완화시키기 위하여 수소 가스(H2) 분위기에서 고온의 어닐링 공정을 실시하고 있다.Therefore, in order to alleviate the sharp part of the floating gate (Poly-1), a high temperature annealing process is performed in a hydrogen gas (H 2 ) atmosphere.
그러나, 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법은 다음과 같은 문제점이 있다.However, the conventional method of manufacturing a flash memory device as described above has the following problems.
첫째, 플로팅 게이트 에지의 뾰족한 부분을 통해 프로그램된 전자가 누설되어 셀 페일이 발생되므로 소자의 수율이 저하된다.First, the programmed electrons leak through the sharp edges of the floating gate edges, resulting in cell failure, resulting in lower device yields.
둘째, 수소 가스 분위기에서 어닐링 공정을 실시하여 어느 정도의 라운딩 효과는 기대할 수 있으나, 게이트 산화막이 수소 가스에 노출됨에 따라서 게이트 산 화막 내에 수소가 잔류하게 되고 이로 인하여 셀 트랜지스터 리퀴지(Leakage)가 발생된다.Second, the rounding effect may be expected by performing an annealing process in a hydrogen gas atmosphere, but as the gate oxide is exposed to hydrogen gas, hydrogen remains in the gate oxide film, thereby causing cell transistor leakage. do.
셋째, 고온에서 열처리하여야 하므로 열처리에 필요한 장비 및 비용이 증가되고, 고온 처리로 인하여 소자 특성이 열화된다.Third, the heat treatment at high temperature increases the equipment and cost required for the heat treatment, and deteriorates device characteristics due to the high temperature treatment.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플로팅 게이트 에지 라운드(Round)화를 통하여 프로그램/소거 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a flash memory device for improving program / erase characteristics through floating gate edge rounding.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성되며 양 에지에서 하부의 필드 산화막과 소정 부분 오버랩되는 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트에 불활성 이온을 주입하는 단계와, 수소를 포함하는 가스 분위기에서 열처리 공정을 실시하여 상기 필드 산화막과 오버랩됨에 따라서 뾰족하게 형성되는 플로팅 게이트 양 에지를 라운드화하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention for achieving the above object is to form a device isolation film in a predetermined region of a semiconductor substrate, and is formed on the semiconductor substrate via a gate insulating film, the lower portion at both edges; Forming a floating gate overlapping the field oxide film by a predetermined portion, implanting inert ions into the floating gate, and performing a heat treatment process in a gas atmosphere containing hydrogen to form a sharpened portion as the field oxide film overlaps with the field oxide film. And rounding both edges of the floating gate.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory device according to the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.2A through 2E are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 우선, 반도체 기판(21)의 소정 영역에 필드 산화막(22)을 형성한다. In the method of manufacturing a flash memory device according to the present invention, first, a
여기서, 상기 필드 산화막(22)은 PBL(Poly Buffered Local Oxidation), MPBL(Metastable Poly Buffered Local Oxidation), NS-LOCOS(Nitride Spacer LOCOS) 공정 중 어느 하나를 이용하여 형성한다.Here, the
이어, 750∼800℃의 온도에서 HF(50 : 1)+ SC-1(NH4OH/H2O2/H2O) 또는 BOE(100 : 1 내지 300 : 1) +SC-1(NH4OH/H2O2/H2O)을 이용한 습식 산화 공정을 실시하고 900∼910℃ 온도의 질소 가스(N2) 분위기에서 20∼30분간 어닐링(Annealing) 공정을 실시하여 전세정 처리한다.Then, at a temperature of 750-800 ° C., HF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O) or BOE (100: 1 to 300: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O), followed by a wet oxidation process and annealing in an atmosphere of nitrogen gas (N 2 ) at 900-910 ° C. for 20-30 minutes to pre-clean. .
그리고, 상기 필드 산화막(22)을 포함한 반도체 기판(21)의 전 표면상에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23)상에 플로팅 게이트용 폴리 실리콘막(24)을 증착한다.A
여기서, 상기 폴리 실리콘막(24)은 550∼620℃의 온도, 0.1∼1 Torr의 압력하의 SiH4 또는 Si2H6과 PH3 의 혼합가스 분위기에서 LP-CVD 방식으로 증착하여 형성한다.Here, the
이때, 상기 PH3의 농도는 1.0E20 내지 3.0E20 atoms/cc가 되도록 한다.At this time, the concentration of PH 3 is set to 1.0E20 to 3.0E20 atoms / cc.
이어, 도 2b에 도시된 바와 같이 포토 및 식각 공정으로 상기 폴리 실리콘막(24)과 게이트 산화막(23)을 선택적으로 제거하여 게이트 산화막(23)이 개재된 플로팅 게이트(24a)를 형성한다.
Subsequently, as shown in FIG. 2B, the
이때, 상기 플로팅 게이트(24a)는 그 양 에지 하부의 상기 필드 산화막(22)과 소정 부분이 오버랩되어 형성된다.In this case, the
따라서, B 영역에 도시된 바와 같이 상기 플로팅 게이트(24a)의 에지 탑(Top)부는 뾰족한 형상을 갖게 된다.Therefore, as shown in region B, the edge top portion of the
이어, 댄글링 본딩 (Dangling Bonding) 능력 저하와 후속 공정을 통해 실리콘 질화막(SixNy) 형성에 기여하기 위하여 도 2c에 도시된 바와 같이, 상기 플로팅 게이트(24a)에 불활성 이온을 주입한다.Subsequently, in order to contribute to the silicon nitride film (Si x N y ) formation through deterioration of the dangling bonding ability and subsequent processes, inert ions are implanted into the
이때, 상기 플로팅 게이트(24a)의 측면에도 이온이 잘 주입될 수 있도록 하기 위하여 30∼45°의 틸트각(Tilte Angle)을 주어 이온 주입 공정을 실시한다. 또한, 상기 불활성 도펀트로는 질소(N2), 아르곤(Ar) 등을 이용하며, 이온 주입 양과 이온 주입 에너지는 각각 1.0E14∼5.0E15ion/㎠, 500eV∼5KeV가 되도록 한다.At this time, the ion implantation process is performed by giving a tilt angle of 30 to 45 ° so that ions can be well implanted into the side of the
이어, 상기 플로팅 게이트(24a) 표면의 자연 산화막을 제거하기 위하여 희석된 HF(HF : H2O = 50 1 ∼100 : 1) 또는 BOE(Buffered Oxide Etchant)를 이용한 전처리 세정 공정을 실시한다.Subsequently, a pretreatment cleaning process using dilute HF (HF: H 2 O = 50 1-100: 1) or BOE (Buffered Oxide Etchant) is performed to remove the native oxide film on the surface of the
그리고, RTP(Rapid Thermal Process) 장비를 이용하여 저온/저압의 수소(H2) 가스 혹은 수소와 질소의 혼합 가스(H2 + N2) 분위기에서 어닐링(Annealing) 공정을 실시한다. 이때, 상기 열처리 온도는 500∼700℃가 되도록 한다.Then, annealing process is performed in a low temperature / low pressure hydrogen (H 2 ) gas or a mixed gas of hydrogen and nitrogen (H 2 + N 2 ) atmosphere using a rapid thermal process (RTP) apparatus. At this time, the heat treatment temperature is to be 500 ~ 700 ℃.
여기서, 상기 불활성 이온 주입 공정에 따른 폴리의 댄글링 본딩(Dangling Bonding) 능력 저하로 인하여 실리콘(Si) 원자의 이동(Migration) 특성이 향상되어 상기 뾰족한 플로팅 게이트(24a)의 에지부가 둥글게 형성되게 되며, 상기 플로팅 게이트(24a)의 표면에는 도 2d에 도시된 바와 같이 상기 어닐링 공정의 부산물인 실리콘 질화막(SixNy)(25)이 형성되게 된다.Here, the migration characteristics of the silicon (Si) atoms are improved due to the deterioration of the dangling bonding ability of the poly according to the inert ion implantation process so that the edges of the pointed
그리고, 후속 공정으로 디바이스(Device)의 동작 특성에 맞는 두께로 ONO(SiO2/Si3N4/SiO2)막을 증착하고, ONO막 스팀 어닐링(Steam Annealing) 공정을 실시하여 Si3N4와 SiO2의 계면을 안정화시키고 트랩 차지(Trap Charge)를 제거한다.Subsequently, an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) film is deposited to a thickness suitable for the operation characteristics of the device, and an ONO film steam annealing process is performed to form a Si 3 N 4 and Stabilizes the interface of SiO 2 and removes trap charge.
그리고, 반도체 기판상에 커버 폴리를 증착하고 도핑된 폴리 실리콘 박막과 도핑되지 않은 폴리 실리콘 박막을 차례로 증착한다. Then, the cover poly is deposited on the semiconductor substrate, and the doped polysilicon thin film is sequentially deposited.
여기서, 상기 커버 폴리는 도핑되지 않은 비정질 폴리 실리콘막으로, 차후에 형성되는 WSix에 대한 확산 방지막으로 사용된다.Here, the cover poly is an undoped amorphous polysilicon film, and is used as a diffusion barrier for WSi x formed later.
이어, 워드 라인(Word Line)의 면저항(Sheet Resistance)을 감소시키기 위하여 WSix를 전면에 증착한 후 소정의 포토 식각 공정을 통해 제어 게이트를 형성하여 본 발명에 따른 플래쉬 메모리 소자를 완성한다.Subsequently, in order to reduce sheet resistance of the word line, WSi x is deposited on the entire surface, and then a control gate is formed through a predetermined photo etching process to complete the flash memory device according to the present invention.
상기와 같은 본 발명의 플래쉬 메모리 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a flash memory device of the present invention as described above has the following effects.
첫째, 플로팅 게이트 코너 라운딩 공정을 낮은 온도에서 실시하므로 문턱전 압 조정을 위해 주입된 도펀트들이 내부 혹은 외부로 디퓨젼되는 현상을 방지하여 문턱전압 상승 현상을 최소화할 수 있으므로 트랜지스터 특성의 안정성을 향상시킬 수 있다.First, since the floating gate corner rounding process is performed at a low temperature, the dopant implanted for adjusting the threshold voltage can be prevented from being diffused internally or externally, thereby minimizing the threshold voltage rise, thereby improving stability of transistor characteristics. Can be.
둘째, 플로팅 게이트의 코너 라운딩을 효과적으로 달성하여 플로팅 게이트를 통한 누설 전류를 줄일 수 있으므로 플래쉬 소자의 온/오프 동작의 안정성을 향상시킬 수 있다.Second, since the corner rounding of the floating gate can be effectively achieved to reduce leakage current through the floating gate, stability of the on / off operation of the flash device can be improved.
셋째, 불활성 도펀트 주입 공정으로 실리콘 질화막(SiNx)을 형성하여 ONO막의 안정성을 향상시킬 수 있고 토플로지를 완화시킬 수 있으므로 차후 폴리 증착 프로파일 안정성이 향상된다.Third, the silicon nitride film (SiNx) may be formed by an inert dopant implantation process to improve the stability of the ONO film and to mitigate the topology, thereby improving the stability of the poly deposition profile.
넷째, 후속으로 진행되는 텅스텐 실리콘막 증착시 플로팅 게이트 사이에 발생되는 심(Seam) 현상을 방지하여 워드라인의 면저항을 줄일 수 있으므로 플래쉬 소자의 동작 특성이 개선된다.Fourth, the sheet resistance of the word line can be reduced by preventing the seam phenomenon generated between the floating gates during the subsequent deposition of the tungsten silicon film, thereby improving the operating characteristics of the flash device.
다섯째, 불활성 이온 주입으로 폴리의 전기적 특성에 영향을 끼치는 요소들을 억제 내지 배제시킬 수 있으므로 소자의 전기적 특성이 향상된다.Fifth, since the inert ion implantation can suppress or exclude the factors affecting the electrical properties of the poly, the electrical properties of the device are improved.
여섯째, 낮은 온도에서 불활성 도펀트 주입 공정을 실시하므로 불활성 도펀트 인테그레이티드 레이어(Dopant Integrated Layer)를 형성할 수 있다.Sixth, since the inert dopant implantation process is performed at a low temperature, an inert dopant integrated layer may be formed.
일곱째, 실리콘 표면의 댄글링(Dangling) 본딩 능력을 이온주입 공정만으로 제어할 수 있으므로 충분한 공정 마진이 확보되고 이에 따라 소자의 집적화 효율이 향상된다.Seventh, since the dangling bonding ability of the silicon surface can be controlled by only the ion implantation process, sufficient process margin is secured, thereby improving the integration efficiency of the device.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06188426A (en) * | 1992-12-22 | 1994-07-08 | Toshiba Corp | Manufacture of nonvolatile semiconductor storage device |
| JPH0883854A (en) * | 1994-09-09 | 1996-03-26 | Nippondenso Co Ltd | Fabrication of semiconductor device |
| KR19990057491A (en) * | 1997-12-30 | 1999-07-15 | 김영환 | Floating gate formation method of flash memory device |
| KR20020044275A (en) * | 2000-12-05 | 2002-06-15 | 박종섭 | method for manufacturing Flash memory cell |
-
2001
- 2001-05-23 KR KR1020010028387A patent/KR100668727B1/en not_active IP Right Cessation
Patent Citations (4)
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| KR20020089615A (en) | 2002-11-30 |
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