KR100370133B1 - method for manufacturing Flash memory cell - Google Patents
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Abstract
본 발명은 프레쉬 메모리 소자(Flash Memory cell) 제조 방법에 관한 것으로, 반도체 기판의 필드 영역에 필드산화막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 터널링 절연막을 형성하는 단계와, 전면에 폴리 실리콘을 증착하고 선택적으로 제거하여 활성영역에 플로우팅 게이트를 형성하는 단계와, 수소화 열처리 공정으로 상기 플로우팅 게이트의 모서리 부분을 라운딩하는 단계와, 전면에 유전체막을 증착하고 상기 플로우팅 게이트 상부의 유전체막 위해 콘트롤 게이트를 형성하는 단계를 포함하여 이루어진 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory cell, comprising: forming a field oxide film in a field region of a semiconductor substrate, forming a tunneling insulating layer in an active region of the semiconductor substrate, and forming a polysilicon layer on a front surface thereof Forming a floating gate in an active region by depositing and selectively removing the oxide, rounding a corner portion of the floating gate by a hydrogenation heat treatment process, depositing a dielectric layer on the entire surface, and depositing a dielectric layer on the floating gate. And forming a control gate.
Description
본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 프레쉬 메모리 소자(Flash Memory cell) 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a fresh memory device.
일반적으로 프레쉬 메모리 소자 중 대표적인 메모리 소자가 EEPROM 메모리 소자이다. 이와 같은 메모리 소자의 단위 셀은 플로우팅 게이트(Floating gate)와콘트롤 게이트(control gate)를 구비하여 상기 플로우팅 게이트에 전하가 충전되었느냐 되지 있지 않았느냐에 따라 논리값 1 또는 0을 나타내는 메모리 소자이다.In general, a typical memory device among the fresh memory devices is an EEPROM memory device. The unit cell of such a memory device is a memory device having a floating gate and a control gate and displaying a logic value of 1 or 0 depending on whether or not charge is charged in the floating gate.
이와 같은 프레쉬 메모리 소자 중 0.18㎛ 이상의 고집적 프레쉬 메모리 소자의 셀(cell)에서 필드 산화막위에 얹혀지는 플로우팅 게이트의 가장자리 부분이 뽀족하게 처리되는 현상을 나타내고 있다. 이는 콘트롤 게이트에 정(positive)(+) 바이어스 전압 인가 시에 전계(electric field)가 강하게 걸리므로 상기 플로우팅 게이트에 프로그램된 전자들이 빠져나가는 통로로 작용하게 되어 셀 페일(cell fail)을 유발시키는 원인으로 작용하고 있다.Among such fresh memory devices, the edge portion of the floating gate placed on the field oxide film in the cell of the highly integrated fresh memory device of 0.18 μm or more is sharply processed. Since the electric field is strongly applied when a positive bias voltage is applied to the control gate, it acts as a passage for the electrons programmed in the floating gate to escape, causing a cell fail. It is acting as a cause.
이와 같은 종래의 EEPROM 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional method for manufacturing a conventional EEPROM memory device is as follows.
도 1은 종래의 EEPROM 메모리 소자의 공정 단면도이다.1 is a process sectional view of a conventional EEPROM memory device.
도 1a와 같이, 반도체 기판(1)에 필드 영역과 활성 영역을 정의하여 필드 영역에 필드산화막(2)을 형성한다. 그리고 활성 영역에 터널링 절연막(3)을 형성하고 전면에 플로우팅 게이트를 형성하기 위한 폴리 실리콘(4)을 증착한다.As shown in FIG. 1A, a field region and an active region are defined in the semiconductor substrate 1 to form a field oxide film 2 in the field region. Then, the tunneling insulating film 3 is formed in the active region, and polysilicon 4 is deposited to form a floating gate on the entire surface.
도 1b와 같이, 상기 폴리실리콘(4)위에 감광막(5)을 증착하고 사진석판술을 이용한 노광 및 현상으로 플로우팅 게이트 영역을 정의하고 상기 폴리실리콘(4)을 선택적으로 제거하여 플로우팅 게이트(4a)를 형성한다.As shown in FIG. 1B, the photoresist film 5 is deposited on the polysilicon 4, the floating gate region is defined by exposure and development using photolithography, and the polysilicon 4 is selectively removed to form the floating gate ( 4a).
도 1c와 같이, 상기 감광막(5)을 제거하고 상기 기판 전면에 유전체막(6)을 증착하고 그위에 콘트롤 게이트(7)를 형성한다.As shown in FIG. 1C, the photoresist film 5 is removed, a dielectric film 6 is deposited on the entire surface of the substrate, and a control gate 7 is formed thereon.
이와 같은 종래의 프레쉬 메모리 소자 제조 방법에 있어서는 다음과 같은 문제점이 있었다.Such a conventional fresh memory device manufacturing method has the following problems.
도 2는 종래의 프레쉬 메모리 소자 제조 방법에 따른 전류/전압 특성 그래프이다.2 is a graph illustrating current / voltage characteristics according to a conventional fresh memory device manufacturing method.
상술한 바와 같이, 종래의 프레쉬 메모리 소자 제조 방법에서는, 상기 도 1b와 같이, 플로우팅 게이트의 가장자리 부분이 뽀족하게 형성된다. 따라서, 콘트롤 게이트에 정(+) 바이어스를 인가하면 전계가 강하게 걸리므로 상기 플로우팅 게이트에 프로그램된 전자들이 빠져나가는 통로로 작용하게 되어 불량이 발생한다.As described above, in the conventional fresh memory device manufacturing method, as shown in Fig. 1B, the edge portion of the floating gate is sharply formed. Therefore, when a positive bias is applied to the control gate, the electric field is strongly applied, which acts as a passage through which the electrons programmed in the floating gate exit.
즉, 도 2에서, (a)는 필드산화막이 없이 평평한 테스트 패턴 지역에서의 200×200㎛의 영역 셀에서의 전류-전압 특성을 측정한 것이고, (b)는 도 1b와 같이 가장자리 부분이 뽀족하게 형성된 플로우팅 게이트의 셀 패턴에서 전류-전압 특성을 측정한 것이다.That is, in FIG. 2, (a) is a current-voltage characteristic measured in a region cell of 200 × 200 μm in a flat test pattern region without a field oxide film, and (b) has a sharp edge portion as shown in FIG. The current-voltage characteristic is measured in the cell pattern of the floating gate.
상기 두가지를 비교해 보면, 가장자리가 뽀족하게 형성된 플로우팅 게이트의 경우(b), 누설 레벨(leakage level)이 현격하게 큰 값을 나타내는 것을 확인할 수 있다.Comparing the two, it can be seen that in the case of the floating gate having sharp edges (b), the leakage level shows a remarkably large value.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 플로우팅 게이트 패터닝 후 가장자리 부분을 라운딩하는 공정을 추가하여 누설 전류를 차단할 수 있는 프레쉬 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a fresh memory device manufacturing method capable of blocking leakage current by adding a step of rounding an edge after floating gate patterning.
도 1a 내지 도 1c는 종래의 EEPROM 메모리 소자 공정 단면도1A to 1C are cross-sectional views of a conventional EEPROM memory device process
도 2는 정 바이어스 인가시 전류-전압 특성 그래프2 is a current-voltage characteristic graph when applying a positive bias
도 3a 내지 3d는 본 발명에 따른 EEPROM 메모리 소자 공정 단면도3A-3D are cross-sectional views of an EEPROM memory device process in accordance with the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 반도체 기판 2 : 필드산화막1 semiconductor substrate 2 field oxide film
3 : 터널링 절연막 4 : 폴리실리콘3: tunneling insulating film 4: polysilicon
4a : 플로우팅 게이트 5 : 감광막4a: floating gate 5: photosensitive film
6 : 유전체막 7 : 콘트롤 게이트6 dielectric film 7 control gate
이와 같은 목적을 달성하기 위한 본 발명의 프레쉬 메모리 소자 제조 방법은, 반도체 기판의 필드 영역에 필드산화막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 터널링 절연막을 형성하는 단계와, 전면에 폴리 실리콘을 증착하고 선택적으로 제거하여 활성영역에 플로우팅 게이트를 형성하는 단계와, 수소화 열처리 공정으로 상기 플로우팅 게이트의 모서리 부분을 라운딩하는 단계와, 전면에 유전체막을 증착하고 상기 플로우팅 게이트 상부의 유전체막 위해 콘트롤 게이트를 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.In order to achieve the above object, the present invention provides a method of manufacturing a fresh memory device, the method comprising: forming a field oxide film in a field region of a semiconductor substrate; forming a tunneling insulating layer in an active region of the semiconductor substrate; Forming a floating gate in an active region by depositing and selectively removing the oxide, rounding a corner portion of the floating gate by a hydrogenation heat treatment process, depositing a dielectric layer on the entire surface, and depositing a dielectric layer on the floating gate. And a step of forming a control gate.
상기와 같은 특징을 갖는 본 발명의 프레쉬 메모리 소자 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, the fresh memory device manufacturing method of the present invention having the features as described above in detail as follows.
도 3a 내지 도 3d는 본 발명에 따른 프레쉬 메모리 소자 공정 단면도이다.3A-3D are cross-sectional views of a fresh memory device process in accordance with the present invention.
도 3a와 같이, 반도체 기판(1)에 필드 영역과 활성 영역을 정의하여 필드 영역에 필드산화막(2)을 형성한다. 이 때, 필드산화막 형성 방법은 PBL(Poly Buffered Local oxidation), MPBL(Metal stable Poly Buffered Local oxidation) 또는 NS-LOCOS(Nitride Spacer LOCOS) 등을 이용한다.As shown in FIG. 3A, the field oxide film 2 is formed in the field region by defining a field region and an active region in the semiconductor substrate 1. At this time, the field oxide film formation method may use poly buffered local oxidation (PBL), metal stable poly buffered local oxidation (MPBL), or nitride spacer LOCOS (NS-LOCOS).
그리고 상기 필드산화막(2)이 형성된 반도체 기판(1)을 HF(50:1) + SC-1(NH4OH/H2/H2O2/HO2) 또는 BOE(100:1 or 300:1) + SC-1((NH4OH/H2/H2O2/HO2) 용액으로 세정한다음, 활성 영역에 터널링 절연막(3)을 형성한다. 이 때, 상기 터널링 절연막(3)은 상기 반도체 기판(1)과의 계면의 결함밀도를 최소화시키기 위해 습식 산화 방식으로 형성한다. 즉, 750∼800℃ 온도에서 습식 산화를 진행하고 900∼910℃ 온도범위에서 N2를 이용하여 20 내지 30분간 열처리한다.The semiconductor substrate 1 on which the field oxide film 2 is formed is HF (50: 1) + SC-1 (NH 4 OH / H 2 / H 2 O 2 / HO 2 ) or BOE (100: 1 or 300: 1) After washing with a solution of + SC-1 ((NH 4 OH / H 2 / H 2 O 2 / HO 2 ), a tunneling insulating film 3 is formed in an active region. In order to minimize the defect density of the interface with the semiconductor substrate 1 is formed by a wet oxidation method, that is, the wet oxidation proceeds at a temperature of 750 ~ 800 ℃ and 20 using N 2 in a temperature range of 900 ~ 910 ℃ Heat treatment for 30 minutes.
계속해서, 전면에 플로우팅 게이트를 형성하기 위한 폴리 실리콘(4)을 증착한다. 이 때, 상기 폴리실리콘(4) 형성방법은 LP-CVD 방식으로 SiH4또는 Si2H6및 PH3가스를 이용하여 550∼620℃의 온도범위에서 0.1∼1torr의 압력으로 도핑된 폴리 실리콘을 형성한다. 여기서, 도핑된 폴리 실리콘의 도핑 농도는 1.0E20∼3.0E20 atoms/cc 정도의 고농도 도핑을 하여 후속 열처리 공정에 의한 불순물 확산 및 활성화를 통한 전도성을 부여하기에 충분한 도판트(dopant)를 공급해 준다.Subsequently, polysilicon 4 for forming a floating gate is deposited on the entire surface. At this time, the polysilicon (4) forming method is a polysilicon doped polysilicon doped at a pressure of 0.1 ~ 1torr in the temperature range of 550 ~ 620 ℃ using SiH 4 or Si 2 H 6 and PH 3 gas by LP-CVD method Form. Here, the doping concentration of the doped polysilicon is doped with a high concentration of about 1.0E20 to 3.0E20 atoms / cc to provide a sufficient dopant to impart conductivity through impurity diffusion and activation by a subsequent heat treatment process.
그리고, 상기 폴리실리콘(4)위에 감광막(5)을 증착하고 사진석판술을 이용한 노광 및 현상으로 플로우팅 게이트 영역을 정의한다.Then, the photoresist film 5 is deposited on the polysilicon 4 and the floating gate region is defined by exposure and development using photolithography.
도 3b와 같이, 상기 감광막(5)을 마스크로 이용하여 폴리실리콘(4)을 선택적으로 제거하므로써 플로우팅 게이트(4a)를 형성한다. 이 때, 필드산화막(2)위에 놓이게 되는 플로우팅 게이트의 가장자리 부분은 뽀족하게 형성되어 전계 집중을 야기하게 된다.As shown in FIG. 3B, the floating gate 4a is formed by selectively removing the polysilicon 4 using the photosensitive film 5 as a mask. At this time, the edge portion of the floating gate, which is placed on the field oxide film 2, is sharply formed, causing electric field concentration.
도 3c와 같이, 상기 플로우팅 게이트(4a) 표면에 Ar, P, As, N 등의 이온을 주입(Ion implantation)하거나, 상기 플로우팅 게이트 패턴을 형성하기 위한 폴리실리콘(4) 식각 시 플라즈마를 이용한 Ar 이온 충격(Ion bombardment)을 실시하여 상기 플로우팅 게이트(4a) 표면을 비정질화한다.As shown in FIG. 3C, plasma is implanted during ion implantation of Ar, P, As, N, etc. on the surface of the floating gate 4a, or etching the polysilicon 4 for forming the floating gate pattern. The Ar ion bombardment is used to amorphous the surface of the floating gate 4a.
도 3d와 같이, 상기 플로우팅 게이트(4a) 표면의 자연산화막을 제거하는 소정의 전처리 세정 공정을 실시하고 (희석 HF 용액(HF:H2O = 50:1 또는 100:1) 또는 BOE을 이용하여 기판을 세정함), 매엽식 RTP(Rapid Thermal Process) 또는FTP(Fast Thermal Process) 타입 챔버를 이용한 수소화 열처리를 고온/저압 분위기에서 실시하여 플로우팅 게이트(4a)의 가장자리 뽀족한 부분을 라운딩한다. 상기에서 수소화 열처리를 하면 플로우팅 게이트의 실리콘 원자 이동 성질에 의해 라운딩되며, 상기 플로우팅 게이트(4a)에 이온 주입을 하면 실리콘 원자(Si atom)의 이동(migration)이 촉진되어 라운딩 효과가 더 커진다. 이 때, 수소화 열처리는 600∼1050℃ 온도 범위, 380torr 이하의 낮은 압력 범위에서 H2가스를 100∼2000sccm 정도 공급하여 약 10분 이내로 열처리한다.As shown in FIG. 3D, a predetermined pretreatment cleaning process for removing a natural oxide film on the surface of the floating gate 4a is performed (dilution HF solution (HF: H 2 O = 50: 1 or 100: 1) or a substrate using BOE. ), And a hydrogenation heat treatment using a sheet type rapid thermal process (RTP) or fast thermal process (FTP) type chamber is performed in a high temperature / low pressure atmosphere to round the edges of the floating gate 4a. The hydrogenation heat treatment is rounded by the silicon atom transfer property of the floating gate, and the ion implantation into the floating gate 4a promotes the migration of silicon atoms, thereby increasing the rounding effect. . At this time, the hydrogenation heat treatment is performed in about 10 minutes by supplying about 100 to 2000 sccm of H 2 gas in a temperature range of 600 to 1050 ° C. and a low pressure of 380 torr or less.
도 3e와 같이, 상기 기판 전면에 프레쉬 메모리 소자 동작 특성에 맞는 두께로 ONO(SiO2/Si3N4/SiO2) 유전체막(6)을 증착하고 ONO 스팁 열처리(steam anneal)를 진행하여 질화막과 산화막의 계면을 안정화하고, 트랩 전하(trap charge)를 제거한다. 즉, 상기 SiO2산화막은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 소오스로 하는 HTO(Hot Temperature Oxide)를 증착한다 (600∼700℃의 온도분위기에서 로딩하여 0.1∼3torr 이하의 낮은 압력하에서 810∼850℃의 온도분위기에서 LP-CVD법으로 증착함). 그리고, 상기 Si3N4막은 반응기체로 NH3 + DCS(SiH2Cl2) 가스를 이용하여 1∼3torr 이하의 낮은 압력 및 650∼800℃의 온도분위기에서 LP-CVD법으로 증착한다.As shown in FIG. 3E, an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) dielectric film 6 is deposited on the entire surface of the substrate to a thickness suitable for operating characteristics of the fresh memory device, and the nitride film is subjected to ONO steam annealing. The interface between the peroxide film is stabilized and the trap charge is removed. That is, the SiO 2 oxide film deposits HTO (Hot Temperature Oxide) containing DCS (SiH 2 Cl 2 ) and N 2 O gas having good partial pressure resistance and TDDB (Time Dependent Dielectric Breakdown) characteristics (600 to 700 ° C.). Loaded in a temperature atmosphere and deposited by LP-CVD in a temperature atmosphere of 810 to 850 ° C. under a low pressure of 0.1 to 3 torr or less). The Si 3 N 4 film is deposited by LP-CVD at a low pressure of 1 to 3 torr and a temperature atmosphere of 650 to 800 ° C. using NH 3 + DCS (SiH 2 Cl 2 ) gas as a reactor.
그리고, 도면에는 도시되지 았지만, 상기 ONO막 증착 후 상기 ONO막의 질을향상시키고 각 층의 접촉면을 강화하기 위하여 습식 산화 방식으로 750∼800℃ 온도범위내에서 스팀 열처리를 행한다.Although not shown in the drawings, steam heat treatment is performed within a temperature range of 750 to 800 ° C. by a wet oxidation method in order to improve the quality of the ONO film and to strengthen the contact surface of each layer after deposition of the ONO film.
그리고, WSix 증착 시 F(Fluorine)의 확산 방지막(Diffusion barrier)로 사용되는 커버 폴리로 언도프된 비정질 실리콘 박막을 증착하고 그위에 폴리실리콘 및 WSix층을 증착하고 상기 언도프트된 비정질 실리콘, 폴리 실리콘 및 WSix를 패터닝하여 콘트롤 게이트(7)를 형성한다.In addition, an amorphous silicon thin film undoped with a cover poly used as a diffusion barrier of F (Fluorine) during the deposition of WSix is deposited, and a polysilicon and a WSix layer are deposited thereon, and the undoped amorphous silicon and polysilicon are deposited. And WSix is patterned to form the control gate 7.
여기서, 상기 비절질 실리콘층은 460∼550℃ 온도범위내에서 1torr 이하의 낮은 압력에서 LP-CVD법으로 증착하고, 상기 폴리실리콘은 510∼550℃ 온도범위, 및 1torr 이하의 낮은 압력에서 LP-CVD법으로 증착하며, 상기 WSix층은 낮은 F를 함유하고 낮은 열처리 스트레스 및 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2Cl2)와 WF6의 반응을 이용하여 300∼500℃ 사이의 온도에서 적절한 단차를 구현하며 저항을 최소화 시킬 수 있는 화학양론적비를 2.0∼2.8 정도로 성장시킨다.Herein, the amorphous silicon layer is deposited by LP-CVD at a low pressure of 1 torr or less within the temperature range of 460 to 550 ° C, and the polysilicon is LP- at a low pressure of 1 torr or less and a temperature of 510 to 550 ° C. Deposited by CVD, the WSix layer was between 300-500 ° C. using the reaction of MS (SiH 4 ) or DCS (SiH 2 Cl 2 ) or WF 6 with low F and low thermal stress and good adhesion strength. The proper stoichiometry is achieved at the temperature of and the stoichiometric ratio is minimized to 2.0 ~ 2.8.
이후 에 ARC 층으로 SiOXNY또는 Si3N4층을 이용하여 증착하고 게이트 마스크 및 식각 공정과 자기 정렬 마스크 및 식각 공정을 이용하여 메모리 셀을 완성한다.Afterwards, the ARC layer is deposited using a SiO X N Y or Si 3 N 4 layer, and a memory cell is completed using a gate mask and an etching process and a self alignment mask and an etching process.
이상에서 설명한 바와 같은 본 발명의 프레쉬 메모리 소자 제조 방법에 있어서는 다음과 같은 효과가 있다.The fresh memory device manufacturing method of the present invention as described above has the following effects.
첫째, 플로우팅 게이트의 모서리 부분의 라운딩이 효과적으로 진행되어 누설전류를 감소시키므로 우수한 전기적 성질을 가지는 프레쉬 메모리 소자 제조가 용이하다.First, since the rounding of the corner portion of the floating gate is effectively performed to reduce the leakage current, it is easy to manufacture a fresh memory device having excellent electrical properties.
둘째, 플로우팅 게이트 사이의 토포러지(topology) 완화로 인하여 비정질 실리콘 및 폴리실리콘 증착 프로파일(profile)이 안정화되고 후속으로 진행되는 WSix 증착시에 플로우팅 게이트 사이에 형성되던 심(seam, WSix의 열악한 단자(step coverage)에서 기인되는 일종의 크랙(crack)) 형성이 억제되는 효과를 가져와 워드 라인(콘트롤 게이트) 저항이 감소되어 소자 동작 특성이 향상된다.Second, due to the relaxation of the topology between the floating gates, the amorphous silicon and polysilicon deposition profiles stabilized and the seams, which were formed between the floating gates during the subsequent WSix deposition, were poor. The crack formation caused by the step coverage is suppressed, thereby reducing the word line (control gate) resistance, thereby improving device operation characteristics.
셋째, 복잡한 공정의 추가 없이 단순한 세정 공정과 열처리 공정만 추가하여 진행하므로 원가절감 효과가 기대되며 이에 따른 수율 향상으로 양산 마진 확보가 용이하다.Third, cost reduction effect is expected because only simple cleaning process and heat treatment process are added without adding complicated process, and it is easy to secure mass production margin by improving yield.
넷째, 별도의 장비 구매 없이 기존의 RTP 타입 챔버를 이용하여 공정을 진행할 수 있으므로 추가 장비 소요가 없어진다.Fourth, since the process can be carried out using the existing RTP type chamber without purchasing additional equipment, there is no need for additional equipment.
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