KR100252890B1 - Method for manufacturing dual gate of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a dual gate is provided to solve the problems of a profile and an etch damage in a gate electrode. CONSTITUTION: A method for forming a dual gate forms the second conductive type well in the first region of a semiconductor substrate(20). The first conductive type well is formed in the second region of the semiconductor substrate. A gate oxide film(22) and an undoped polysilicon layer(23) are deposited in the semiconductor substrate(20). The first conductive type ions are injected into the first region of the polysilicon layer(23). The second conductive type ions are injected into the second region of the polysilicon layer(23). A gate mask is formed in the first and second regions and the doped polysilicon layer is firstly etched to have the thickness below than the medium layer. The remaining polysilicon layer after it is maintained at a low temperature is secondly etched using the gate mask.

Description

반도체 소자의 이중게이트 형성방법Double gate formation method of semiconductor device

본 발명은 반도체 소자에 대한 것으로, 특히 게이트 전극의 프로파일을 개선하고, 식각데미지 발생을 방지하기에 적당한 반도체 소자의 이중게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming a double gate of a semiconductor device suitable for improving a profile of a gate electrode and preventing etching damage.

일반적으로 반도체 기판에 NMOS 트랜지스터나 PMOS 트랜지스터를 형성하는 과정에서 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 n형으로 도핑하여 형성할 때, 게이트 전극을 n형으로 도핑한 PMOS 트랜지스터에서는 문턱전압을 조절하기가 어려웠다. 또는 식각장비를 이용하여 NMOS 트랜지스터의 게이트 전극을 패터닝할 때 각 식각장비에 따른 패턴의 불량이 발생하였다. 이에 따라 이와 같은 문턱전압의 조절이나 패턴의 불량을 해소할 수 있는 방안이 요구되고 있다.In general, when the NMOS transistors or the PMOS transistors are formed by doping the gate electrodes of the NMOS transistors and the PMOS transistors in the process of forming the NMOS transistors or the PMOS transistors on the semiconductor substrate, it is difficult to control the threshold voltage in the PMOS transistors doped with the n-type gate electrodes. It was difficult. Alternatively, when the gate electrode of the NMOS transistor is patterned using an etching device, a pattern defect according to each etching device occurs. Accordingly, there is a demand for a method capable of eliminating such adjustment of the threshold voltage and defective pattern.

첨부 도면을 참조하여 종래 반도체 소자의 이중게이트 형성방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a method for forming a double gate of a conventional semiconductor device is as follows.

도 1a 내지 1d는 종래의 이중게이트 형성방법을 나타낸 공정단면도이다.1A to 1D are cross-sectional views illustrating a conventional double gate forming method.

종래 반도체 소자의 이중게이트 형성방법은 도 1a에 도시한 바와 같이 P웰(2a)과 N웰(2b)이 형성된 반도체 기판(1)에 열산화법으로 게이트 산화막(3)을 형성한다. 그리고 상기 게이트 산화막(3)상에 2000∼2500Å정도의 두께를 갖는 도핑이 되지않은 폴리실리콘층(4)을 증착한다.In the conventional method of forming a double gate of a semiconductor device, as shown in FIG. 1A, a gate oxide film 3 is formed on a semiconductor substrate 1 on which P wells 2a and N wells 2b are formed. Then, an undoped polysilicon layer 4 having a thickness of about 2000 to 2500 Å is deposited on the gate oxide film 3.

도 1b에 도시한 바와 같이 상기 폴리실리콘층(4)에 감광막(5)을 도포한다. 이후에 p형으로 도핑된 제 1 게이트전극(4a)을 형성하기 위한 이온주입 공정을 한다. 이때 p형의 이온을 주입하기 위하여 폴리실리콘층(4)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(5)을 패터닝한다. 그리고 패터닝된 감광막(5)을 마스크로 하여 드러난 폴리실리콘층(4)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 보론이온을 주입한다. 이후에 상기 감광막(5)을 제거한다.As shown in FIG. 1B, a photosensitive film 5 is applied to the polysilicon layer 4. Thereafter, an ion implantation process for forming the p-type doped first gate electrode 4a is performed. At this time, the photosensitive film 5 is selectively patterned by an exposure and development process so that a predetermined portion of the polysilicon layer 4 is exposed to implant p-type ions. Boron ions are then injected into the polysilicon layer 4 exposed using the patterned photosensitive film 5 as a mask to have a concentration of 10 13 to 10 15 at an energy of 10 to 15 KeV. Thereafter, the photosensitive film 5 is removed.

도 1c에 도시한 바와 같이 폴리실리콘층(4)상에 감광막(6)을 도포한다. 이후에 n형으로 도핑된 제 2 게이트전극(4b)을 형성하기 위한 이온주입을 하기 위하여 폴리실리콘층(4)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(6)을 패터닝한다. 그리고 패터닝된 감광막(6)을 마스크로 하여 드러난 폴리실리콘층(4)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 인(Phosphorus:P)이온을 주입한다. 이후에 상기 감광막(6)을 제거하고 세정공정을 한 후 800℃정도의 온도에서 30분∼1시간 정도 어닐링공정을 한다.As shown in FIG. 1C, a photosensitive film 6 is applied onto the polysilicon layer 4. Afterwards, the photoresist film 6 is selectively patterned by an exposure and development process so that a predetermined portion of the polysilicon layer 4 is exposed to perform ion implantation to form the n-type doped second gate electrode 4b. Phosphorus (P) ions are implanted into the polysilicon layer 4 exposed using the patterned photosensitive film 6 as a mask to have a concentration of 10 13 to 10 15 at an energy of 10 to 15 KeV. Thereafter, the photoresist film 6 is removed and the cleaning step is performed, followed by annealing for 30 minutes to 1 hour at a temperature of about 800 ° C.

도 1d에 도시한 바와 같이 보론과 인이온이 주입된 폴리실리콘층(4)상에 반사방지막으로써 BARC(Bottom Anti-Reflection Coating)층(7)을 도포한다. 이후에 BARC층(7)상에 감광막(8)을 도포하고 p형과 n형으로 도핑된 게이트전극을 형성하기 위하여 감광막(8)을 노광 및 현상공정으로 선택적으로 패터닝한다. 여기서 감광막(8)을 패터닝할 때 보론이온과 인이온이 주입된 폴리실리콘층(4)상의 소정부분에 각각 남도록한다.As shown in FIG. 1D, a BARC (Bottom Anti-Reflection Coating) layer 7 is applied as an antireflection film on the polysilicon layer 4 into which boron and phosphorus ions are injected. Thereafter, the photoresist film 8 is coated on the BARC layer 7 and the photoresist film 8 is selectively patterned by an exposure and development process to form gate electrodes doped with p-type and n-type. When the photosensitive film 8 is patterned, the photoresist 8 is left in predetermined portions on the polysilicon layer 4 into which boron ions and phosphorus ions are injected.

도 1e에 도시한 바와 같이 350Watt, 8mTorr의 조건으로 O2가스와 SiO2가스가 주입된 상태에서 상기 패터닝된 감광막(8)을 마스크로 하여 BARC층(7)을 식각한다.As shown in FIG. 1E, the BARC layer 7 is etched using the patterned photoresist 8 as a mask while O 2 gas and SiO 2 gas are injected under a condition of 350 Watts and 8 mTorr.

이후에 헬리콘 소스 플라즈마 장비나 RIE 식각장비에서 상기 패터닝된 감광막(8)과 BARC층(7)을 마스크로 폴리실리콘층(4)을 식각하여 제 1 게이트 전극(4a)과 제 2 게이트전극(4b)을 형성한다.Subsequently, the polysilicon layer 4 is etched using the patterned photoresist 8 and the BARC layer 7 as a mask in a helicon source plasma apparatus or an RIE etching apparatus, so that the first gate electrode 4a and the second gate electrode ( 4b).

여기서 헬리콘 소스 플라즈마 장비에서 폴리실리콘층(4)을 식각할 때는 두단계에 걸친 식각과정을 거친다. 먼저 제 1 식각은 메인식각으로 150SCCM의 유량을 갖도록 Cl2가스를 사용하여 진행하고, 제 2 식각은 오버식각으로 60SCCM의 유량을 갖도록 Cl2가스나 HBr가스를 사용하여 진행한다.Here, when the polysilicon layer 4 is etched in the helicon source plasma equipment, the etching process is performed in two steps. First etching proceeds using Cl 2 gas to have a flow rate of 150 SCCM as the main etching, and second etching proceeds using Cl 2 gas or HBr gas to have a flow rate of 60 SCCM as over etching.

이후에 도 1f에 도시한 바와 같이 상기 감광막(8)과 BARC층(7)을 제거한다. 이후에 상기 N웰(2b)상의 n형으로 도핑된 제 2 게이트 전극(4b) 양측의 반도체 기판(1)표면내에 p형의 불순물이온을 주입하여 p형의 소오스/드레인 영역을 형성하며, P웰(2a)상의 p형으로 도핑된 제 1 게이트전극(4a) 양측의 반도체 기판(1)의 표면내에는 n형의 불순물이온을 주입하여 n형의 소오스/드레인 영역을 형성한다.Thereafter, as shown in FIG. 1F, the photosensitive film 8 and the BARC layer 7 are removed. Thereafter, p-type impurity ions are implanted into the surface of the semiconductor substrate 1 on both sides of the n-type doped second gate electrode 4b on the N well 2b to form a p-type source / drain region. N-type impurity ions are implanted into the surface of the semiconductor substrate 1 on both sides of the p-type doped first gate electrode 4a on the well 2a to form an n-type source / drain region.

상기와 같은 종래 반도체 소자의 이중게이트 형성방법은 다음과 같은 문제점이 있었다.The double gate forming method of the conventional semiconductor device as described above has the following problems.

첫째, RIE 장비를 이용하여 n형으로 도핑된 게이트 전극을 식각하였을 경우에는 게이트 전극이 수직으로 식각되지 않고 휘어지게 식각되는 현상이 일어난다.First, when the n-type doped gate electrode is etched by using the RIE device, the gate electrode is etched by bending rather than being vertically etched.

둘째, 헬리콘 소스 플라즈마 장비를 이용하여 n형으로 도핑된 게이트 전극을 식각할 때는 게이트 전극 하부의 게이트 산화막을 뚫고 들어가는 식각데미지가 발생하므로 소자의 신뢰성이 떨어진다.Second, when the n-type doped gate electrode is etched using the helicon source plasma equipment, an etching damage that penetrates the gate oxide layer under the gate electrode is generated, thereby reducing the reliability of the device.

셋째, 저온에서 폴리실리콘층을 식각하면 측벽 라디컬의 활동이 급격히 저하되어 식각 프로파일이 완경사를 이루게 되는 문제가 발생하여 신뢰성이 떨어진다.Third, when the polysilicon layer is etched at a low temperature, the sidewall radical activity decreases rapidly, resulting in a problem that the etch profile is slightly inclined.

본 발명은 이와 같은 문제를 해결하기 위하여 안출한 것으로 게이트전극의 프로파일 및 식각 데미지(damage) 문제를 해결하기에 적당한 반도체 소자의 이중게이트 형성방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a method for forming a double gate of a semiconductor device suitable for solving the problem of the profile and etching damage of the gate electrode to solve such a problem.

도 1a 내지 1f는 종래의 이중게이트 형성방법을 나타낸 공정단면도1A through 1F are cross-sectional views illustrating a conventional method of forming a double gate.

도 2는 일반적인 Helicon 소스 플라즈마 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도2 is a cross-sectional view when the gate electrode is etched using a general Helicon source plasma equipment

도 3a 내지 3f는 본 발명의 이중게이트 형성방법을 나타낸 공정단면도3A to 3F are cross-sectional views illustrating a method of forming a double gate of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

20: 반도체 기판 22: 게이트 산화막20: semiconductor substrate 22: gate oxide film

21a: P웰 21b: N웰21a: P well 21b: N well

23a: 제 1 게이트 전극 23b: 제 2 게이트 전극23a: first gate electrode 23b: second gate electrode

23: 폴리실리콘층 24, 25, 27: 감광막23: polysilicon layer 24, 25, 27: photosensitive film

26: BARC층26: BARC layer

상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 이중게이트 형성방법은 반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과, 상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과, 상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과, 상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 도핑된 폴리실리콘층을 중간층이하의 두께를 갖도록 1차식각하는 공정과, 상기 게이트 마스크를 이용하여 저온의 상태를 유지한 후에 식각되고 남은 폴리실리콘층을 2차식각하는 것을 특징으로 한다.The double gate forming method of the semiconductor device of the present invention for achieving the above object is a step of forming a second conductivity type well in the first region of the semiconductor substrate, and a first conductivity type well in the second region of the semiconductor substrate Forming a layer, depositing a non-doped polysilicon layer on the semiconductor substrate, implanting a first conductivity type ion into a first region of the polysilicon layer, and Implanting a second conductivity type ion into a second region, forming a gate mask in the first and second regions, and first etching the doped polysilicon layer to have a thickness of less than an intermediate layer, and the gate mask After maintaining the state of the low temperature by using a second silicon etched polysilicon layer characterized in that the etching.

반도체 기판에 NMOS 트랜지스터나 PMOS 트랜지스터를 형성하는 과정에서 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 모두 n형으로 도핑되도록 형성하면 n형으로 도핑된 PMOS 트랜지스터에서는 문턱전압을 조절하기가 어려웠다. 이와 같은 문제를 개선하기 위하여 본 발명은 PMOS 트랜지스터의 게이트 전극을 p형으로 도핑하여 문턱전압의 조절을 수월하게 하였다.In the process of forming an NMOS transistor or a PMOS transistor on a semiconductor substrate, when the gate electrodes of the NMOS transistor and the PMOS transistor are formed to be n-type, it is difficult to control the threshold voltage in the n-type doped PMOS transistor. In order to solve this problem, the present invention facilitates the adjustment of the threshold voltage by doping the gate electrode of the PMOS transistor to p-type.

도 2는 Helicon 타입의 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도이다.2 is a cross-sectional view when the gate electrode is etched using the Helicon type equipment.

먼저 게이트 전극이 n형이나 p형의 두 개의 도전성을 갖도록 형성한 이중(dual)게이트전극을 Helicon 소스 플라즈마 장비를 이용하여 패터닝하였을 때 제 1, 제 2 게이트 전극(23a,23b)의 식각정도를 설명하면 다음과 같다.First, when the dual gate electrode, in which the gate electrode is formed to have two conductivity types of n-type or p-type, is patterned by using Helicon source plasma equipment, the degree of etching of the first and second gate electrodes 23a and 23b is determined. The explanation is as follows.

반도체 기판(20)내의 P웰(21a)상에 n형으로 도핑된 제 1 게이트 전극(23a)과, N웰(21b)상에 p형으로 도핑된 제 2 게이트 전극(23b)이 형성되어 있고, 이와 같이 n형으로 도핑된 제 1 게이트 전극(23a)과 p형으로 도핑된 제 2 게이트 전극(23b)을 Helicon 소스 플라즈마 장비를 이용하여 식각할 경우는 도 2에 도시한 바와 같이 n형으로 도핑된 제 1 게이트 전극(23a)은 제 1 게이트 전극(23a) 측면의 반도체 기판(20)까지 식각되는 현상이 일어날 수 있고, 제 2 게이트 전극(23b)은 수직으로 프로파일 되거나 반도체 기판(20)까지 식각되지만 프로파일에는 거의 차이가 없게 형성된다.The first gate electrode 23a doped n-type is formed on the P well 21a in the semiconductor substrate 20, and the second gate electrode 23b doped p-type is formed on the N well 21b. When the n-type doped first gate electrode 23a and the p-type doped second gate electrode 23b are etched using the Helicon source plasma equipment, the n-type doped n-type gate electrode 23a is n-type as shown in FIG. 2. The doped first gate electrode 23a may be etched to the semiconductor substrate 20 on the side of the first gate electrode 23a, and the second gate electrode 23b may be vertically profiled or the semiconductor substrate 20. It is etched up to but is formed with little difference in profile.

이와 같이 Helicon 소스 플라즈마 장비를 이용하여 폴리실리콘층(23)을 식각할 때는 반도체 기판(20)이 식각되는 문제가 있었다.As described above, when the polysilicon layer 23 is etched using the Helicon source plasma equipment, the semiconductor substrate 20 may be etched.

본 발명은 Helicon 소스 플라즈마 장비를 이용할때의 문제를 해결하기 위하여 저온으로 두단계의 과정을 거쳐서 제 1, 제 2 게이트 전극을 식각하는 방법에 대한 것이다.The present invention relates to a method of etching the first and second gate electrodes at a low temperature through a two-step process to solve the problem of using the Helicon source plasma equipment.

본 발명 반도체 소자의 이중게이트 형성방법을 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of forming a double gate of a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 3a 내지 3f는 본 발명의 이중게이트 형성방법을 나타낸 공정단면도이다.3A to 3F are cross-sectional views illustrating a method of forming a double gate of the present invention.

도 3a에 도시한 바와 같이 P웰(21a)과 N웰(21b)이 형성된 반도체 기판(20)에 열산화법으로 게이트 산화막(22)을 형성한다. 그리고 상기 게이트 산화막(22)상에 2000∼2500Å정도의 두께를 갖는 폴리실리콘층(23)을 증착한다. 이때 폴리실리콘층(23)은 도핑이 되지않은 것이다.As shown in FIG. 3A, the gate oxide film 22 is formed on the semiconductor substrate 20 on which the P well 21a and the N well 21b are formed by thermal oxidation. Then, a polysilicon layer 23 having a thickness of about 2000 to 2500 Å is deposited on the gate oxide film 22. At this time, the polysilicon layer 23 is not doped.

도 3b에 도시한 바와 같이 상기 폴리실리콘층(23)에 감광막(24)을 도포한다. 이후에 p형으로 도핑된 게이트전극(23a)을 형성하기 위한 이온주입 공정을 한다. 이때 p형의 이온을 주입하기 위하여 폴리실리콘층(23)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(24)을 패터닝한다. 그리고 패터닝된 감광막(24)을 마스크로 하여 드러난 폴리실리콘층(23)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 보론이온을 주입한다. 이후에 상기 감광막(24)을 제거한다.As shown in FIG. 3B, a photosensitive film 24 is applied to the polysilicon layer 23. Thereafter, an ion implantation process for forming the p-type doped gate electrode 23a is performed. In this case, the photoresist layer 24 is selectively patterned by an exposure and development process so that a predetermined portion of the polysilicon layer 23 is exposed to implant p-type ions. Boron ions are implanted into the polysilicon layer 23 exposed using the patterned photoresist 24 as a mask to have a concentration of 10 13 to 10 15 at an energy of 10 to 15 KeV. Thereafter, the photosensitive film 24 is removed.

도 3c에 도시한 바와 같이 폴리실리콘층(23)상에 감광막(25)을 도포한다. 이후에 n형으로 도핑된 게이트전극(23b)을 형성하기 위한 이온주입을 하기 위하여 폴리실리콘층(23)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(25)을 패터닝한다. 그리고 패터닝된 감광막(25)을 마스크로 하여 드러난 폴리실리콘층(23)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 인(Phosphorus:P)이온을 주입한다. 이후에 상기 감광막(25)을 제거하고 세정공정을 한 후 800℃정도의 온도에서 30분∼1시간 정도 어닐링공정을 한다.As shown in FIG. 3C, a photosensitive film 25 is coated on the polysilicon layer 23. Subsequently, the photosensitive film 25 is selectively patterned by an exposure and development process so that a predetermined portion of the polysilicon layer 23 is exposed to perform ion implantation to form the n-type doped gate electrode 23b. Phosphorus (P) ions are implanted into the polysilicon layer 23 exposed by using the patterned photosensitive film 25 as a mask to have a concentration of 10 13 to 10 15 at an energy of 10 to 15 KeV. Thereafter, the photoresist film 25 is removed and the cleaning process is performed, followed by annealing for 30 minutes to 1 hour at a temperature of about 800 ° C.

도 3d에 도시한 바와 같이 보론과 인이온이 주입된 폴리실리콘층(23)상에 반사방지막으로써 BARC(Bottom Anti-Reflection Coating)층(26)을 도포한다. 이후에 BARC층(26)상에 감광막(27)을 도포하고 p형과 n형으로 도핑된 게이트전극을 형성하기 위하여 감광막(27)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이때 패터닝된 감광막(27)은 보론이온과 인이온이 주입된 폴리실리콘층(23)상의 소정부분에 각각 남았다.As shown in FIG. 3D, a BARC (Bottom Anti-Reflection Coating) layer 26 is applied as an antireflection film on the polysilicon layer 23 into which boron and phosphorus ions are injected. Thereafter, the photoresist layer 27 is coated on the BARC layer 26 and the photoresist layer 27 is selectively patterned by an exposure and development process to form gate electrodes doped with p-type and n-type. At this time, the patterned photosensitive film 27 remained in predetermined portions on the polysilicon layer 23 into which boron ions and phosphorus ions were injected.

도 3e에 도시한 바와 같이 350Watt, 8mTorr의 조건으로 O2가스와 SiO2가스가 주입된 상태에서 상기 패터닝된 감광막(27)을 마스크로 하여 BARC층(26)을 식각한다. 또한 패터닝된 감광막(27)과 BARC층(26)을 마스크로 이용하여 헬리콘(Helicon) 소오스 플라즈마 장비에서 상기 폴리실리콘층(23)을 이방성 식각한다. 이때 폴리실리콘층(23)은 식각조건을 조절하여 총두께의 60%정도를 식각한다.As shown in FIG. 3E, the BARC layer 26 is etched by using the patterned photoresist 27 as a mask while O 2 gas and SiO 2 gas are injected under a condition of 350 Watt and 8 mTorr. In addition, the polysilicon layer 23 is anisotropically etched in a Helicon source plasma apparatus using the patterned photoresist layer 27 and the BARC layer 26 as a mask. At this time, the polysilicon layer 23 may etch about 60% of the total thickness by adjusting the etching conditions.

폴리실리콘층(23)은 상온에서 수직 프로파일(Profile)이 형성되도록 하고, 이때 식각가스는 총 유량을 100∼150SCCM(이때 총가스유량은 10∼400SCCM의 범위내에서 조절이 가능하다.)이 되는 Cl2가스 및 HBr가스 및 O2가스를 사용하며, 압력은 1∼10mTorr정도가 되도록 조절한다. 그리고 식각 에너지는 SP(Source Power)의 경우는 0∼2000Watt를 그리고 BP(Bias Power)의 경우는 0∼1000Watt 정도가 되도록 조절한다.The polysilicon layer 23 allows a vertical profile to be formed at room temperature, wherein the etching gas has a total flow rate of 100 to 150 SCCM (the total gas flow rate can be adjusted within the range of 10 to 400 SCCM). Cl 2 gas and HBr gas and O 2 gas are used, and the pressure is adjusted to about 1-10 mTorr. The etch energy is adjusted to 0 to 2000 Watts for SP (Source Power) and 0 to 1000 Watts for BP (Bias Power).

도 3f에 도시한 바와 같이 나머지 폴리실리콘층(23)을 식각할 때 온도는 상온에서 -5℃이하로 하강시킨 후 30분이상 이와 같은 온도를 유지한 후에 압력은 1∼20mTorr의 범위를 유지하고 소스파워는 0∼2000Watt를 가하고 바이어스 파워는 1∼500Watt를 가하여 Cl2가스 및 HBr가스 및 O2식각가스로 식각되지 않고 남은 폴리실리콘층(23)을 식각하여 제 1, 제 2 게이트전극(23a,23b)을 형성한다.When etching the remaining polysilicon layer 23 as shown in Figure 3f after the temperature is lowered to -5 ℃ or less at room temperature after maintaining this temperature for more than 30 minutes and the pressure is maintained in the range of 1 ~ 20mTorr The source power is 0 to 2000 Watts and the bias power is 1 to 500 Watts to etch the remaining polysilicon layer 23 that is not etched with Cl 2 gas, HBr gas and O 2 etching gas to etch the first and second gate electrodes 23a. , 23b).

이와 같이 저온으로 온도를 하강시킬 때는 에너지는 오프상태로, 그리고 가스는 주입하지 않고 진행한다.In this manner, when the temperature is lowered to a low temperature, energy proceeds off and gas is not injected.

이와 같이 저온에서 나머지 폴리실리콘층(23)을 식각하므로 식각가스는 발열반응을 얻기 힘들고 이에따라서 레터럴 식각이 정지된다. 또한 식각가스가 폴리실리콘층(23) 하부의 게이트산화막(22)을 뚫고 확산되어 폴리실리콘층(23)의 하부가 손상되는 것을 방지하면서 식각을 할수 있으므로 폴리실리콘층(23)의 전체적으로 수직한 프로파일을 갖도록 식각된다.As such, since the remaining polysilicon layer 23 is etched at a low temperature, the etching gas hardly obtains an exothermic reaction, and thus the lateral etching is stopped. In addition, since the etching gas is etched while preventing the lower portion of the polysilicon layer 23 from being diffused through the gate oxide layer 22 under the polysilicon layer 23, the overall vertical profile of the polysilicon layer 23 is Etched to have

이후에 상기 감광막(27)과 BARC층(26)을 제거하고, 상기 N웰(21b)상의 n형으로 도핑된 제 2 게이트 전극(23b) 양측의 반도체 기판(20)표면내에 p형의 불순물이온을 주입하여 p형의 소오스/드레인 영역을 형성하며, P웰(21a)상의 p형으로 도핑된 제 1 게이트전극(23a) 양측의 반도체 기판(20)의 표면내에는 n형의 불순물이온을 주입하여 n형의 소오스/드레인 영역을 형성한다.Thereafter, the photoresist layer 27 and the BARC layer 26 are removed, and p-type impurity ions are formed in the surface of the semiconductor substrate 20 on both sides of the n-type doped second gate electrode 23b on the N well 21b. P-type source / drain regions are formed, and n-type impurity ions are implanted into the surface of the semiconductor substrate 20 on both sides of the p-type doped p-type first gate electrode 23a on the P well 21a. N-type source / drain regions are formed.

상기와 같은 본 발명 반도체 소자의 이중게이트 형성방법은 다음과 같은 효과가 있다.The double gate forming method of the semiconductor device of the present invention as described above has the following effects.

첫째, 상온에서 폴리실리콘층을 60%정도 수직으로 식각한 후에 -5℃이하의 저온상태에서 나머지 폴리실리콘층을 식각하므로 레터럴 및 폴리실리콘층 하부로 식각가스가 확산되는 것을 저지하여 수직 프로파일 및 게이트산화막에 데미지가 생기거나 손실되는 것을 막아서 소자의 신뢰성을 높일 수 있다.First, after etching the polysilicon layer vertically at about 60% at room temperature, the remaining polysilicon layer is etched at a low temperature of -5 ° C or lower, thereby preventing the etching gas from being diffused below the lateral and polysilicon layers. The reliability of the device can be improved by preventing damage or loss to the gate oxide film.

Claims (7)

반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과,Forming a second conductivity type well in the first region of the semiconductor substrate; 상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과,Forming a first conductivity type well in a second region of the semiconductor substrate; 상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과,Depositing a non-doped polysilicon layer on the semiconductor substrate with a gate oxide film; 상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과,Implanting first conductivity type ions into the first region of the polysilicon layer; 상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과,Implanting second conductivity type ions into a second region of the polysilicon layer; 상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 도핑된 폴리실리콘층을 중간층이하의 두께를 갖도록 1차식각하는 공정과,Forming a gate mask in the first and second regions and first etching the doped polysilicon layer to have a thickness of less than an intermediate layer; 상기 게이트 마스크를 이용하여 저온의 상태를 유지한 후에 식각되고 남은 폴리실리콘층을 2차식각하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.And second etching the remaining polysilicon layer after maintaining the low temperature state using the gate mask. 제 1 항에 있어서, 상기 폴리실리콘층을 1차, 2차 식각할 때 사용하는 가스는 Cl2, HBr가스 및 O2가스를 사용하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.The method of claim 1, wherein the gas used for primary and secondary etching of the polysilicon layer comprises Cl 2 , HBr gas, and O 2 gas. 제 2 항에 있어서, 상기 Cl2, HBr, O2가스의 총유량은 10∼400SCCM이 되도록 함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.The method of claim 2, wherein the total flow rate of the Cl 2 , HBr, and O 2 gases is about 10 to about 400 SCCM. 제 1 항에 있어서, 2차식각으로 폴리실리콘층을 식각할 때의 온도는 -5℃이하를 유지하도록 함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.The method of claim 1, wherein the temperature at which the polysilicon layer is etched by the secondary etching is maintained at about −5 ° C. or less. 제 1 항에 있어서, 상기 폴리실리콘층을 1차식각할 때의 압력은 1∼10mTorr로 진행하고, 소스파워는 0∼2000Watt로, 바이어스 파워는 1∼1000Watt를 가하여 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.The semiconductor device according to claim 1, wherein the pressure during the primary etching of the polysilicon layer is 1 to 10 mTorr, the source power is 0 to 2000 Watts, and the bias power is applied to 1 to 1000 Watts. Double gate formation method. 제 1 항에 있어서 상기 남은 폴리실리콘층을 2차식각할 때의 압력은 1∼20mTorr로 진행하고, 소스파워는 0∼2000Watt로, 바이어스 파워는 1∼500Watt를 가하여 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.2. The semiconductor device according to claim 1, wherein the pressure during the second etching of the remaining polysilicon layer is 1 to 20 mTorr, the source power is 0 to 2000 Watts, and the bias power is applied to 1 to 500 Watts. Double gate formation method. 제 6 항에 있어서, 1차식각한 후에 2차식각을 위해 저온으로 온도를 하강시킬 때 파워는 오프상태로, 그리고 가스는 주입하지 않고 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.The method of claim 6, wherein the power is turned off and the gas is not injected when the temperature is lowered to a low temperature for the secondary etching after the primary etching.
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