KR20060096603A - 그라운드 실드층을 포함하는 ｍｉｍ 커패시터 - Google Patents

그라운드 실드층을 포함하는 ｍｉｍ 커패시터 Download PDF

Info

Publication number
KR20060096603A
KR20060096603A KR1020050017258A KR20050017258A KR20060096603A KR 20060096603 A KR20060096603 A KR 20060096603A KR 1020050017258 A KR1020050017258 A KR 1020050017258A KR 20050017258 A KR20050017258 A KR 20050017258A KR 20060096603 A KR20060096603 A KR 20060096603A
Authority
KR
South Korea
Prior art keywords
layer
ground shield
substrate
shield layer
mim capacitor
Prior art date
Application number
KR1020050017258A
Other languages
English (en)
Other versions
KR100640065B1 (ko
Inventor
전상윤
이흥배
방희문
이광두
정성재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050017258A priority Critical patent/KR100640065B1/ko
Priority to US11/360,585 priority patent/US20060197133A1/en
Publication of KR20060096603A publication Critical patent/KR20060096603A/ko
Application granted granted Critical
Publication of KR100640065B1 publication Critical patent/KR100640065B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

MIM 커패시터가 개시된다. 본 MIM 커패시터는, 기판, 기판 상에서 하부전극, 유전층, 및, 상부전극이 차례로 적층된 구조로 제작된 커패시터부, 및, 커패시터부의 하부전극 및 기판 사이에 위치하며, 소정의 그라운드 단자와 연결된 그라운드 실드층을 포함한다. 이 경우, 그라운드 실드층은 메탈층이나 폴리층으로 구현될 수 있으며, 또는, 3가나 5가 불순물로 도핑된 도핑층으로 구현될 수도 있다. 또한, 그라운드 실드층은 소정 형태로 패터닝된 막형태가 될 수도 있다. 이에 따라, 기판에 의한 영향을 최소화할 수 있게 된다.
MIM 커패시터, 그라운드 실드층, 그라운드 단자, 기판

Description

그라운드 실드층을 포함하는 ＭＩＭ 커패시터 { MIM capacitor comprising ground shield layer }
도 1은 종래의 MIM 커패시터를 모델링한 회로도,
도 2는 본 발명의 일 실시 예에 따른 MIM 커패시터의 수직 단면도,
도 3(a) 내지 도 3(c)는 각각 본 발명의 또 다른 실시 예에 따른 MIM 커패시터의 수직 단면도,
도 4는 본 발명의 또 다른 실시 예에 따른 MIM 커패시터의 평면도,
도 5는 도 4의 MIM 커패시터에서 사용된 그라운드 실드층의 수평 단면도, 그리고,
도 6은 MIM 커패시터의 그라운드 실드층의 종류에 따른 파워 로스 변화를 나타내는 그래프이다.
* 도면 주요 부분에 대한 부호의 설명 *
110, 210, 310, 410, 510 : 기판
130, 220, 320, 420, 520 : 그라운드 실드층
150, 230, 330, 430, 530 : 하부전극
160, 240, 340, 440, 540 : 유전층
170, 250, 350, 450, 550 : 상부전극
560, 580, 590 : 전극
국내특허출원 10-2001-0030529호에서 본 발명이 속하는 기술 분야의 배경 지식이 기재되어 있다.
본 발명은 MIM 커패시터에 관한 것으로, 보다 상세하게는, 그라운드 실드층을 이용하여 기생 저항 성분을 줄일 수 있는 MIM 커패시터에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 종래의 MIS(Metal-Insulator-Silicon)커패시터로는 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, 새로이 MIM(Metal-Insulator-Metal)구조의 커패시터가 도입되었다. MIM 커패시터란 유전층을 사이에 두고 양 극판으로 알루미늄 등과 같은 금속막을 사용하는 커패시터를 의미한다. MIM 커패시터는 저전압에서도 구동이 가능하며, 셀 면적에 비해 높은 커패시턴스 특성을 가지고 있어 고집적화 반도체 소자에 채용되고 있다.
일반적으로, MIM 커패시터는 기판(substrate) 상에 순차적으로 적층된 하부전극, 유전층, 상부전극으로 구성된다.
도 1은 MIM 커패시터를 모델링한 회로도이다. 도 1에 따르면, 기판 상에 제작된 MIM 커패시터의 상하부전극(Top, Bottom) 사이는 소정 크기의 저항, 인덕터, 커패시터가 직렬로 연결된 회로로 모델링할 수 있다. 한편, 하부전극과 기판 사이 에는 소정 크기의 커패시턴스 Cox가 형성될 수 있다. 또한, 기판 자체가 가지는 저항 Rsub도 회로도에 반영될 수 있다.
이에 따라, 상하부전극으로 인가되는 신호가 기판 측으로 누설됨으로써, 저항 Rsub에 의한 파워 로스가 발생한다는 문제점이 있었다. 또한, 기판 상에 탑재된 다른 소자들로부터 누설되는 노이즈가 MIM 커패시터로 유입되는 문제점도 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 그라운드 실드층을 이용하여 기판 손실을 최소화할 수 있는 MIM 커패시터를 제공함에 있다.
이상과 같은 목적을 달성하기 위한, 본 발명의 일 실시 예에 따른 MIM 커패시터는, 기판, 소정의 그라운드 단자와 연결하기 위한 전극, 하부전극, 유전층, 및, 상부전극이 차례로 적층된 구조로 제작된 커패시터부, 및, 상기 커패시터부의 하부전극 및 상기 기판 사이에 위치하며, 상기 전극과 연결된 그라운드 실드층을 포함한다.
바람직하게는, 상기 기판 상부 표면 상에 적층되어, 상기 기판 및 상기 그라운드 실드층 사이에 위치하는 절연층을 더 포함할 수 있다.
또한 바람직하게는, 상기 그라운드 실드층은, 상기 절연층 상부 표면에 적층된 소정의 도전물질로 이루어질 수 있다.
보다 바람직하게는, 상기 그라운드 실드층은, 소정 형태로 패터닝될 수 있 다. 또한, 상기 그라운드 실드층은, 메탈 및 폴리실리콘 중 하나의 물질로 이루어질 수도 있다.
한편, 상기 기판은, P형 실리콘 반도체 기판을 사용할 수 있다. 이 경우, 상기 그라운드 실드층은, 상기 기판 상부 표면의 일 영역에 형성된 N형 도핑층으로 이루어질 수 있다.
이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 MIM 커패시터의 구성을 나타내는 수직 단면도이다. 도 2에 따르면, 본 MIM 커패시터는 기판(110), 제1절연층(insulator layer : 120), 그라운드 실드층(shield layer : 130), 제2절연층(140), 하부전극(bottom electrode : 150), 유전층(dielectric layer : 160), 및, 상부전극(top electrode : 170)을 포함한다.
기판(110)은 통상의 실리콘 기판을 사용할 수 있다.
제1절연층(120)은 SiO2와 같은 절연물질로 이루어진 층으로, 기판(110) 상부구조물과 기판(110) 간을 전기적으로 격리시키는 역할을 한다.
그라운드 실드층(130)은 제1절연층(120) 상부에 적층되어, 소정의 그라운드 단자와 연결된 도전물질층이다. 그라운드 단자와 연결됨에 따라, 하부전극(150) 측에서 기판 방향으로 바라봤을 때의 저항값이 거의 0에 근사하는 값이 되도록 한다. 그라운드 실드층(130)은 메탈이나, 폴리실리콘과 같은 도전물질로 이루어질 수 있다. 또는, 기판(110)을 소정 불순물로 도핑한 도핑층이 그라운드 실드층(130)으로 동작할 수도 있다.
제2절연층(140)은 그라운드 실드층(130) 및 하부전극(130) 사이를 전기적으로 격리시키는 역할을 한다.
제2절연층(140) 상부 표면에는 하부전극(130), 유전층(140), 상부전극(150)은 순차적으로 적층되어, 커패시터부를 형성한다. 커패시터부는 아래의 수식으로 표현되는 커패시턴스를 가진다.
Figure 112005011107021-PAT00001
수학식 1에서 ε은 유전층(140)이 가지는 유전율, A는 상하부전극의 면적, d는 상하부전극 간의 거리를 의미한다.
도 3(a)는 본 발명의 또 다른 실시 예에 따른 MIM 커패시터의 구성을 나타내는 수직 단면도이다. 도 3(a)에 따르면, 기판(210) 및 하부전극(230) 사이에 복수개의 물질층이 존재한다. 즉, 기판(210) 상부 표면에 복수개의 절연층 및 복수개의 메탈층을 교번적으로 적층한 후에 하부전극(230), 유전층(240), 상부전극(250)을 적층한다. 복수개의 메탈층은, 기판(210) 상부에 탑재되는 각종 소자(미도시)의 입출력단자를 외부 단자와 연결시킬 수 있는 연결 라인으로써 동작한다. 또한, 복수개의 절연층 및 메탈층이 적층됨에 따라, 하부전극(230)과 기판(210) 사이의 거리를 넓힐 수 있다. 따라서, 상술한 수학식 1에 따라, 하부전극(230) 및 기판(210) 간의 사이에서 형성되는 커패시턴스 Cox가 감소한다.
한편, 하부전극(230) 및 기판(210) 사이에 존재하는 하나의 메탈층(220)을 그라운드 단자와 연결함으로써, 그라운드 실드층으로 동작할 수 있도록 한다. 따라서, 하부전극(230)에서 기판(210) 방향으로 바라본 저항 Rsub가 거의 0에 근사한 값으로 보이게 된다. 이에 따라, 파워 로스(power loss)가 감소하게 된다.
도 3(b)는 본 발명의 또 다른 실시 예에 따른 MIM 커패시터에 대한 수직 단면도이다. 도 3(b)에 따르면, 하부전극(330) 및 기판(310) 사이에 존재하는 폴리층(320)을 그라운드 단자와 연결하여, 그라운드 실드층으로 사용한다. 폴리층(320)은 폴리실리콘으로 이루어질 수 있다. 한편, 폴리층(320)도 도전성을 띄지만 메탈층보다는 도전성이 떨어지므로, 도 3(a)의 실시 예에서보다 Cox가 감소하게 된다. 반면에, Rsub는 커지게 된다.
도 3(c)는 본 발명의 또 다른 실시 예에 따른 MIM 커패시터에 대한 수직 단면도이다. 도 3(c)에 따르면, P형 반도체 기판(410) 상부 표면의 일 영역에 원자가가 5가인 불순물 P, As, Sb, Bi 등을 첨가하는 도핑작업을 수행하여 N형 도핑층(420)을 제작한다. 이에 따라, N형 도핑층을 그라운드 단자와 연결함으로써, 그라운드 실드층으로 사용하게 된다. 한편, N형 도핑층(420) 및 하부 전극(430) 사이에는 상술한 바와 같이 복수개의 물질층을 제작할 수 있다. 도 3(c)에서는 P형 기판(410) 상에 형성된 N형 도핑층(420)을 그라운드 실드층으로 사용하였으나, N형 기판을 사용하는 경우에는 P형 도핑층을 제작하여 그라운드 실드층으로 사용할 수도 있다.
도 3(a) 내지 도 3(c)와 같이 메탈층(220), 폴리층(320), 및, N형 도핑층 (420)을 각각 그라운드 실드층으로 사용하는 경우의 Cox 및 Rsub를 정리하면 아래의 도표와 같다.
Cox[fF] Rsub[Ω]
(a) 20×20 metal shield 6.0 23
(b) 20×20 poly shield 4.1 55
(c) 20×20 N+ diffusion shield 3.8 52
(d) 20×20 No shield 4.0 931
표 1에서는 가로세로 길이가 각각 20㎛ 그라운드 실드층을 메탈층, 폴리층, N형 도핑층으로 구현하였을 경우와 그라운드 실드층을 제작하지 않은 경우에 대한 시뮬레이션 실험 결과를 나타낸다. 그라운드 실드층이 없는 (d)경우에는 Rsub가 931Ω으로 상당히 큰 값으로 나타나는 것을 볼 수 있다. 반면에, 그라운드 실드층이 있는 (a)~(c) 경우는 Rsub가 60Ω 미만으로 나타나는 바, 파워 로스가 크게 감소할 것으로 예측할 수 있다. 한편, 메탈층을 그라운드 실드층으로 사용하는 (a) 경우에는 (b) 및 (c) 경우보다 Cox는 다소 증가하나, Rsub가 감소하는 것을 볼 수 있다. 이상과 같은 특성을 고려하여, 설계하고자 하는 회로 종류에 따라 메탈층, 폴리층, N형 도핑층 등을 임의로 선택하여 그라운드 실드층으로 사용하는 것이 바람직하다.
도 4는 본 발명의 또 다른 실시예에 따른 MIM 커패시터의 구성을 나타내는 평면도이다. 도 4에 따르면, 기판(510) 상부에 그라운드 실드층(520), 하부전극(530), 유전층(540), 상부전극(550)이 차례로 적층되어 MIM 커패시터를 구현하게 된다.
한편, 기판(510) 상부에는 외부 그라운드 단자와 연결하기 위한 제1전극(560)도 제작된다. 제1전극(560) 및 그라운드 실드층(520)은 커넥터(570)를 통해 연결된다.
그라운드 실드층(520), 커넥터(570), 및, 제1전극(560)은 하나의 도전층을 기판(510) 상부에 적층한 후, 패터닝함으로써 일괄적으로 제작할 수 있다.
한편, 하부전극(530), 및, 상부전극(550)은 각각 제2전극(580), 및, 제3전극(590)을 통해서 외부 단자와 연결될 수 있다.
도 5는 도 4의 MIM 커패시터에서 사용된 그라운드 실드층(520)의 수평 단면도이다. 도 5에 따르면, 그라운드 실드층(520)은 완전한 막이 아니라, 소정 형태로 패터닝된 구조가 된다. 이에 따라, 그라운드 실드층(520)의 면적이 줄어 들게 됨으로써, 커패시턴스 Cox가 감소하게 된다. 그라운드 실드층(520)의 면적을 조정하여, Cox 및 Rsub가 적절한 크기가 되도록 조정할 수 있게 된다.
도 6은 본 발명의 각 실시 예에 대한 파워 로스 측정 결과를 나타내는 그래프이다. 도 6에 따르면, 그래프 m1은 그라운드 실드층을 포함하지 않는 종래의 MIM 커패시터의 파워 로스에 대한 그래프이다. 그래프 m2는 본 발명의 일 실시 예에 따라 그라운드 실드층을 포함한 경우의 결과 그래프이며, 그래프 m3은 그라운드 실드층을 넣고 Cox 및 Rsub 값을 최적화하기 위해 이를 패터닝한 실시 예에 대한 결과 그래프이다. 그래프 m1에 따르면, 5GHz에서 -0.285[dB] 정도의 파워 로스를 가지는 것을 볼 수 있다. 다음으로, 그래프 m2와 같이 그라운드 실드층을 포함하면, 5GHz에서 -0.211[dB] 정도로 파워 로스를 줄일 수 있게 된다. 또한, 그래프 m3와 같이 패터닝된 그라운드 실드층을 사용하면 파워 로스가 5GHz에서 -0.098[dB]정도가 되도록 조정할 수 있음을 볼 수 있다. 따라서, 실드층을 사용하지 않을 때보다 파워 로스를 크게 줄일 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 그라운드 실드층을 이용하여 기판으로 인한 신호 손실 및 파워 로스를 방지할 수 있는 MIM 커패시터를 제작할 수 있다. 또한, 그라운드 실드층을 소정 형태로 패터닝함으로써 기판으로 인한 기생적인 커패시턴스 및 저항값의 크기를 조정하여, 신호 손실 및 파워 로스를 최소화 할 수 있게 된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (7)

  1. 기판;
    하부전극, 유전층, 및, 상부전극이 차례로 적층된 구조로 제작된 커패시터부; 및,
    상기 커패시터부의 하부전극 및 상기 기판 사이에 위치하며, 소정의 그라운드 단자와 연결된 그라운드 실드층;을 포함하는 것을 특징으로 하는 MIM 커패시터.
  2. 제1항에 있어서,
    상기 기판 상부 표면 상에 적층되어, 상기 기판 및 상기 그라운드 실드층 사이에 위치하는 절연층;을 더 포함하는 것을 특징으로 하는 MIM 커패시터.
  3. 제2항에 있어서,
    상기 그라운드 실드층은,
    상기 절연층 상부 표면에 적층된 소정의 도전물질로 이루어지는 것을 특징으로 하는 MIM 커패시터.
  4. 제3항에 있어서,
    상기 그라운드 실드층은,
    소정 형태로 패터닝된 것임을 특징으로 하는 MIM 커패시터.
  5. 제3항에 있어서,
    상기 그라운드 실드층은, 메탈 및 폴리실리콘 중 하나의 물질로 이루어지는 것을 특징으로 하는 MIM 커패시터.
  6. 제1항에 있어서,
    상기 기판은,
    P형 실리콘 반도체 기판인 것을 특징으로 하는 MIM 커패시터.
  7. 제6항에 있어서,
    상기 그라운드 실드층은,
    상기 기판 상부 표면의 일 영역에 형성된 N형 도핑층으로 이루어지는 것을 특징으로 하는 MIM 커패시터.
KR1020050017258A 2005-03-02 2005-03-02 그라운드 실드층을 포함하는 ｍｉｍ 커패시터 KR100640065B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050017258A KR100640065B1 (ko) 2005-03-02 2005-03-02 그라운드 실드층을 포함하는 ｍｉｍ 커패시터
US11/360,585 US20060197133A1 (en) 2005-03-02 2006-02-24 MIM capacitor including ground shield layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050017258A KR100640065B1 (ko) 2005-03-02 2005-03-02 그라운드 실드층을 포함하는 ｍｉｍ 커패시터

Publications (2)

Publication Number Publication Date
KR20060096603A true KR20060096603A (ko) 2006-09-13
KR100640065B1 KR100640065B1 (ko) 2006-10-31

Family

ID=36943306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050017258A KR100640065B1 (ko) 2005-03-02 2005-03-02 그라운드 실드층을 포함하는 ｍｉｍ 커패시터

Country Status (2)

Country Link
US (1) US20060197133A1 (ko)
KR (1) KR100640065B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200807729A (en) * 2006-06-02 2008-02-01 Kenet Inc Improved metal-insulator-metal capacitors
CN102394249B (zh) * 2011-06-28 2016-06-01 上海华虹宏力半导体制造有限公司 Mim电容器
CN104425442A (zh) * 2013-09-09 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN107658288B (zh) * 2014-11-21 2020-02-07 威锋电子股份有限公司 集成电路装置
CN106409809B (zh) * 2016-11-25 2019-04-26 新昌县峰特年智能科技有限公司 一种带有电容器的半导体器件
IT201700108913A1 (it) * 2017-09-28 2019-03-28 St Microelectronics Srl Condensatore per alte tensioni, sistema includente il condensatore e metodo di fabbricazione del condensatore
US10916622B2 (en) * 2017-09-28 2021-02-09 Stmicroelectronics S.R.L. High-voltage capacitor, system including the capacitor and method for manufacturing the capacitor
IT201700108918A1 (it) * 2017-09-28 2019-03-28 St Microelectronics Srl Condensatore per alte tensioni schermato, sistema includente il condensatore e metodo di fabbricazione del condensatore
CN109911839B (zh) * 2017-12-12 2023-10-13 中国科学院半导体研究所 能抑制光噪声的微电极、采用其的电路及其制备方法
CN109637808B (zh) * 2019-01-11 2024-02-23 芯百特微电子(无锡)有限公司 一种新型电容器及装置
JP2024142362A (ja) * 2023-03-30 2024-10-11 エイブリック株式会社 容量素子及び半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886353A (en) * 1995-04-21 1999-03-23 Thermotrex Corporation Imaging device
JP3967544B2 (ja) * 1999-12-14 2007-08-29 株式会社東芝 Ｍｉｍキャパシタ
US6744129B2 (en) * 2002-01-11 2004-06-01 Microtune (San Diego), Inc. Integrated ground shield
US6900969B2 (en) * 2002-12-11 2005-05-31 Texas Instruments Incorporated ESD protection with uniform substrate bias

Also Published As

Publication number Publication date
KR100640065B1 (ko) 2006-10-31
US20060197133A1 (en) 2006-09-07

Similar Documents

Publication Publication Date Title
KR100640065B1 (ko) 그라운드 실드층을 포함하는 ｍｉｍ 커패시터
US6683341B1 (en) Voltage-variable capacitor with increased current conducting perimeter
US7161228B1 (en) Three-dimensional integrated capacitance structure
US20150022948A1 (en) Capacitor structure
US6836399B2 (en) Integrated circuit metal-insulator-metal capacitors formed of pairs of capacitors connected in antiparallel
TWI813004B (zh) 緊湊的電容結構
KR101697720B1 (ko) 연속적인 웰 디커플링 커패시터를 위한 시스템 및 방법
JP5592074B2 (ja) 半導体装置
CN103700645A (zh) Mom电容及其制作方法
TWI514448B (zh) 金屬－絕緣體－金屬電容器及其形成之方法
US10586878B2 (en) Apparatus and method for a low loss coupling capacitor
TW202105751A (zh) 電容結構
CN102024806A (zh) 具有低寄生电容的金属氧化层金属电容
CN110268527B (zh) 用于transcap面积优化的布局技术
KR100644526B1 (ko) 엠보싱형 커패시터의 제조 방법
CN112310229A (zh) 电容结构
US20140246754A1 (en) Metal-oxide-metal capacitor
US7402890B2 (en) Method for symmetric capacitor formation
US20240347532A1 (en) HETEROGENEOUS INTEGRATION CAPACITOR AND MoM CAPACITOR
US11705482B2 (en) Metal-insulator-metal capacitors
KR200156159Y1 (ko) 커패시터구조
US10607986B2 (en) Single capacitor functioning as an RC filter
US20190305143A1 (en) Apparatuses and methods for a variable capacitor
CN116936564A (zh) 一种多电容堆叠结构及多电容堆叠方法
CN117015300A (zh) 电容器件及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111010

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120914

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee