KR20060093209A

KR20060093209A - 서로 다른 일 함수를 갖는 게이트 물질들을 채택하는 모스트랜지스터들 및 그 제조방법들

Info

Publication number: KR20060093209A
Application number: KR1020050014232A
Authority: KR
Inventors: 왕싸오췐; 마에다쉬그노부
Original assignee: 삼성전자주식회사
Priority date: 2005-02-21
Filing date: 2005-02-21
Publication date: 2006-08-24

Abstract

서로 다른 일 함수를 갖는 게이트 물질을 채택하는 모스 트랜지스터들을 제공한다. 이 모스 트랜지스터들은 반도체 기판 및 상기 반도체 기판에 제공되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역의 상부를 가로지르는 내부 게이트 전극이 배치된다. 상기 내부 게이트 전극의 양 측벽들을 덮고 상기 활성영역의 상부를 가로지르되, 상기 내부 게이트 전극과 다른 일 함수를 갖는 한 쌍의 외부 게이트 전극들이 배치된다. 상기 내부 게이트 전극 및 상기 활성영역 사이와 상기 외부 게이트 전극 및 상기 활성영역 사이에 게이트 절연막이 개재된다. 상기 모스 트랜지스터들을 제조하는 방법들 또한 제공한다.

내부 및 외부 게이트 전극, 일 함수, 문턱전압

Description

서로 다른 일 함수를 갖는 게이트 물질들을 채택하는 모스 트랜지스터들 및 그 제조방법들{MOS transistors employing different work function gate materials and fabrication methods thereof}

도 1은 종래의 할로 이온 주입법을 설명하기 위한 모스 트랜지스터의 단면도이다.

도 2는 할로 이온 주입 여부에 따른 채널 길이에 대한 문턱전압(Vth) 특성을 나타내는 도면이다.

도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터를 설명하기 위한 단면도이다.

도 4는 본 발명의 일 실시예에 따른 모스 트랜지스터의 게이트 전극 물질들에 대한 일 함수를 나타내는 다이어그램이다.

도 5는 본 발명의 일 실시예에 따른 모스 트랜지스터의 게이트 전극 물질들에 대한 문턱전압을 나타내는 다이어그램이다.

도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

도 7a 내지 7d는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.

도 8은 본 발명의 다른 실시예에 따른 모스 트랜지스터의 단면도이다.

도 9는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 사시도이다.

본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로서, 특히 서로 다른 일 함수를 갖는 게이트 물질들을 채택하는 모스 트랜지스터들 및 그 제조방법들에 관한 것이다.

반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 면적은 점점 감소하고 있다. 특히, 서브마이크론 이하로 스케일 다운되면서 소오스 영역과 드레인 영역 사이에 형성되는 채널 영역의 길이가 급격히 단축됨에 따라 단채널 효과가 발생된다. 상기 단채널 효과는 모스 트랜지스터의 채널 영역과 소오스영역 사이의 경계영역과 채널 영역과 드레인 영역 사이의 경계영역에서 나타나는 공간 전하 영역에 기인된다. 상기 공간 전하 영역은 게이트 하부의 반전층(inversion layer)에 있는 캐리어의 수 및 유효 채널길이를 감소시킨다. 이와 같이 채널길이가 감소됨에 따라 문턱전압(threshold voltage)이 급격하게 감소하게 되어, 오프 상태에서도 트랜지스터의 누설전류가 발생하게 된다.

상기 문턱전압의 특성을 안정화시키기 위한 방법들 중의 하나로서 소오스 영역 및 드레인 영역의 하부에 선택적으로 불순물을 주입하는 할로(Halo) 이온 주입 법이 제안되었다.

도 1을 참조하면, 저농도 불순물 영역(2)과 고농도 불순물 영역(3)을 구비한 반도체 기판(1) 상에 게이트 산화막(4) 및 게이트 전극(5)이 배치된다. 상기 게이트 전극(5)은 금속 실리사이드막(6)을 더 구비할 수 있다. 상기 게이트 전극(5)의 측벽들에는 게이트 스페이서들(7)이 위치한다. 상기 저농도 불순물 영역(2) 및 고농도 불순물 영역(3)은 소오스/드레인 영역의 역할을 한다. 상기 저농도 불순물 영역(2) 및 고농도 불순물 영역(3)의 상부에는 금속 실리사이드막(8)이 선택적으로 제공된다.

상기 할로 이온 주입법은 상기 게이트 전극(5) 및 상기 게이트 스페이서들(7)을 이온 주입 마스크로 이용하여 상기 소오스/드레인 영역의 하부에 상기 소오스/드레인 영역의 불순물과 반대되는 도전형의 불순물을 경사진 각도로 주입하여 할로 이온 주입 영역(9)을 형성하는 기술이다. 그 결과, 상기 할로 이온 주입 영역(9)은 적어도 채널영역에 인접한 소오스/드레인 영역을 감싸도록 형성되어, 전면적인 문턱전압의 증가로 인한 채널 이동도의 감소없이 단채널 효과로 인한 문턱전압의 급격한 감소를 억제할 수 있다.

도 2는 NMOS 트랜지스터에 있어서, 할로 이온 주입 여부에 따른 채널 길이에 대한 문턱전압(Vth) 특성을 나타내는 도면이다. 도면 상의 참조번호 10은 할로 이온 주입공정을 시행한 경우이며, 참조번호 11은 할로 이온 주입공정을 시행하지 아 니한 경우를 나타낸다. 도 2 상의 참조번호 11로 표시된 특성으로부터 알 수 있듯이 할로 이온 주입공정이 생략된 경우에, 약 0.1 마이크론의 채널 길이를 갖는 모스 트랜지스터의 문턱전압이 급격하게 감소함을 알 수 있다. 반면에, 동일 도면 상의 참조번호 10으로 표시된 특성으로부터 알 수 있듯이 할로 이온 주입공정을 시행한 경우에 약 0.1 마이크론의 채널길이를 갖는 모스 트랜지스터의 문턱전압이 증가함을 알 수 있다.

이와 같이 할로 이온 주입 방법으로 소오스/드레인 영역 근처에 불순물 이온 농도를 증가시켜 채널 이온 분포를 변경시킬 수 있기 때문에, 상기 할로 이온 주입방법은 문턱전압을 조절하는 데 이용된다. 따라서, 문턱전압은 할로 주입 이온의 농도 및 주입 에너지에 의해 조절할 수 있다.

그러나, 0.13 마이크론 이하의 공정에서는 할로 이온 주입공정을 조절하기가 매우 어렵다. 또한, 할로 이온 주입 공정 시에 막질의 손상이 발생되고, 어닐링 공정 이후에는 할로 이온 주입에 의한 불순물들의 프로파일이 재분포(redistribution)되어 트랜지스터의 전기성 특성을 저하시킬 수 있다. 더욱이, 벌크(bulk) 기판 또는 에스오아이(SOI) 기판을 이용한 초고집적 트랜지스터에서는, 할로 이온 주입에 따른 채널 내의 많은 양의 불순물들로 인하여 트랜지스터의 구동전류가 감소할 수 있다. 또한, 할로 이온 주입을 한 경우, 주입된 이온들의 요동(fluctuation)에 의해 문턱전압이 심각한 영향을 받을 수 있다.

이와 같은 단점들 때문에 차세대 트랜지스터에서는 할로 이온 주입 공정이 바람직하지 않다. 그러나, 할로 이온 주입 공정을 생략한 경우에는 단채널 효과로 인하여 문턱전압이 급격하게 감소하는 것을 억제할 수 없는 문제점이 발생한다.

본 발명이 이루고자 하는 기술적 과제는, 서로 다른 일 함수를 갖는 게이트 물질들을 채택하는 모스 트랜지스터들을 제공하는 데 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는, 할로 이온 주입의 사용없이 문턱전압 특성을 안정화시킬 수 있는 모스 트랜지스터들의 제조방법을 제공하는 데 있다.

본 발명의 일 양태에 따르면, 서로 다른 일 함수를 갖는 게이트 물질들을 채택하는 모스 트랜지스터들을 제공한다. 이 모스 트랜지스터들은 반도체 기판 및 상기 반도체 기판에 제공되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역의 상부를 가로지르는 내부 게이트 전극이 배치된다. 상기 내부 게이트 전극의 양 측벽들을 덮고 상기 활성영역의 상부를 가로지르되, 상기 내부 게이트 전극과 다른 일 함수를 갖는 한 쌍의 외부 게이트 전극들이 배치된다. 상기 내부 게이트 전극 및 상기 활성영역 사이와 상기 외부 게이트 전극 및 상기 활성영역 사이에 게이트 절연막이 개재된다.

본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 활성영역은 P형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 높은 일 함수를 가질 수 있다.

다른 실시예에 있어, 상기 내부 게이트 전극은 실리콘막 또는 실리콘 게르마 늄막이고, 상기 외부 게이트 전극들은 탄탈륨 질화막 또는 하프늄 질화막일 수 있다.

또 다른 실시예에 있어, 상기 활성영역은 N형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 낮은 일 함수를 가질 수 있다.

또 다른 실시예에 있어, 상기 내부 게이트 전극은 실리콘막 또는 실리콘 게르마늄막이고, 상기 외부 게이트 전극들은 크롬 실리사이드막 또는 지르코늄 실리사이드막일 수 있다.

본 발명의 다른 양태에 따르면, 할로 이온 주입의 사용없이 문턱전압 특성을 안정화시킬 수 있는 모스 트랜지스터들의 제조방법을 제공한다. 이 방법들은 반도체 기판의 소정 영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역을 갖는 상기 반도체 기판의 전면 상에 희생막을 형성한다. 상기 희생막을 패터닝하여 상기 활성영역을 가로지르는 개구부를 형성한다. 상기 개구부 내의 상기 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막의 가장자리 및 상기 개구부의 측벽을 덮는 외부 게이트 전극을 형성한다. 상기 외부 게이트 전극에 둘러 싸여진 상기 개구부를 채우는 내부 게이트 전극을 형성한다. 상기 외부 게이트 전극 및 상기 내부 게이트 전극은 서로 다른 일 함수를 갖는 물질막들로 형성한다.

본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 활성영역은 P형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 높은 일 함수를 갖도록 형성할 수 있다.

다른 실시예에 있어, 상기 내부 게이트 전극은 실리콘막 또는 실리콘 게르마늄막으로 형성하고, 상기 외부 게이트 전극들은 탄탈륨 질화막 또는 하프늄 질화막으로 형성할 수 있다.

또 다른 실시예에 있어, 상기 활성영역은 N형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 낮은 일 함수를 갖도록 형성할 수 있다.

또 다른 실시예에 있어, 상기 내부 게이트 전극은 실리콘막 또는 실리콘 게르마늄막으로 형성하고, 상기 외부 게이트 전극들은 크롬 실리사이드막 또는 지르코늄 실리사이드막으로 형성할 수 있다.

본 발명의 또 다른 양태에 따르면, 게이트 전극 양단의 문턱전압 특성을 안정화시킬 수 있는 모스 트랜지스터들의 제조방법을 제공한다. 이 방법들은 반도체 기판의 소정 영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역을 갖는 상기 반도체 기판의 전면 상에 게이트 절연막과 제1 게이트 도전막을 차례로 형성한다. 상기 제1 게이트 도전막을 패터닝하여 상기 활성영역 상에 내부 게이트 전극을 형성한다. 상기 기판 상에 상기 제1 게이트 도전막의 일 함수와 서로 다른 일 함수를 갖는 제2 게이트 도전막을 컨포멀하게 형성한다. 상기 기판의 상부면 및 상기 내부 게이트 전극의 상부면이 노출될 때까지 상기 제2 게이트 도전막을 전면적으로 식각하여 상기 내부 게이트 전극의 측벽들 상에 외부 게이트 전극들을 각각 형성한다.

본 발명의 또 다른 양태에 따른 몇몇 실시예들에 있어, 상기 활성영역은 P형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 높은 일 함수를 갖 도록 형성할 수 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.

도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터를 설명하기 위한 단면도이다. 도 4는 본 발명의 일 실시예에 따른 모스 트랜지스터의 게이트 전극 물질 들에 대한 일 함수를 나타내는 다이어그램이다. 도 5는 본 발명의 일 실시예에 따른 모스 트랜지스터의 게이트 전극 물질들에 대한 문턱전압을 나타내는 다이어그램이다. 도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 7a 내지 7d는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 도 8은 본 발명의 다른 실시예에 따른 모스 트랜지스터의 단면도이다. 도 9는 본 발명의 또 다른 실시예에 따른 모스 트랜지스터의 사시도이다.

먼저, 본 발명의 실시예에 따른 모스 트랜지스터를 설명하기로 한다.

도 3을 참조하면, 반도체 기판(23)의 소정 영역에 활성영역(25)을 한정하는 소자분리막(30)이 구비된다. 상기 활성영역(25)의 상부를 가로지르는 게이트 전극(35)이 구비된다. 상기 게이트 전극(35)은 서로 이격된 복수의 외부 게이트 전극들(40) 및 이들 사이에 개재되는 내부 게이트 전극(45)을 구비한다. 즉, 상기 내부 게이트 전극(45)의 양측벽들 상에 상기 외부 게이트 전극들(40)이 각각 배치될 수 있다. 상기 내부 게이트 전극(45) 상에 금속 실리사이드막(50)이 더 구비될 수 있다. 상기 외부 게이트 전극들(40)의 외측벽들을 덮는 게이트 스페이서들(55)이 상기 게이트 전극(35)의 양측의 상기 활성영역(25) 상에 각각 위치할 수 있다. 상기 게이트 스페이서들(55)은 실리콘 산화막이거나 실리콘 질화막일 수 있다. 또한, 상기 게이트 전극(35)과 상기 활성영역(25) 사이에 게이트 절연막(60)이 개재될 수 있다. 이에 더하여, 상기 게이트 전극(35)의 양측의 활성영역(25) 내에 서로 이격된 한 쌍의 불순물 영역들(65)이 구비된다. 상기 한 쌍의 불순물 영역들(65)의 각 각은 저농도 불순물 영역(65a)과 고농도 불순물 영역(65b)으로 구성될 수 있다.

상기 반도체 기판(23)은 에스오아이(silicon on insulator; SOI) 기판일 수 있다. 이 경우에, 상기 반도체 기판(23)은 지지기판(20), 상기 지지기판(20) 상의 매몰절연막(21) 및 상기 매몰절연막(21) 상의 활성 반도체층(22)을 구비하고, 상기 소자분리막(30)은 상기 활성 반도체층(22) 내에 형성될 수 있다. 상기 반도체 기판(23)은 벌크(bulk) 기판일 수 있다.

이에 더하여, 상기 외부 게이트 전극들(40)과 상기 내부 게이트 전극(45)은 서로 다른 일 함수(work function)를 갖는 물질막들로 구성된다. 즉, 상기 외부 게이트 전극들(40)은 상기 내부 게이트 전극(45)에 비해 일 함수가 상대적으로 높거나 낮은 물질들로 이루어진다. 예를 들면, NMOS 트랜지스터 경우에는 상기 외부 게이트 전극들(40)은 상기 내부 게이트 전극(45)에 비해 일 함수가 높은 물질들로 이루어진다. 반면에, PMOS 트랜지스터 경우에는 상기 외부 게이트 전극들(40)은 상기 내부 게이트 전극(45)에 비해 일 함수가 낮은 물질들로 이루어진다. 상기 복수의 외부 게이트 전극들(40)은 일 함수가 동일한 물질들로 이루어진다.

이와 같이 구성되는 본 발명에 따른 모스 트랜지스터의 게이트 전극의 물질들의 종류에 따라 반도체 기판에 대한 게이트 전극의 일 함수가 다르게 나타난다. 따라서, 상기 외부 게이트 전극들(40)과 상기 내부 게이트 전극(45)은 서로 일 함수를 달리하는 물질들로 이루어지기 때문에 반도체 기판에 대한 일 함수들이 서로 차이가 발생한다. 그 결과, 상기 외부 게이트 전극들(40)과 상기 내부 게이트 전극(45)의 문턱 전압은 일 함수의 차이에 해당되는 만큼의 차이가 발생하게 된다.

즉, 하기의 식들 [수학식 1a] 및 [수학식 1b]는 각각 p형 반도체 기판 및 n형 반도체 기판에 대한 문턱전압들(Vtn,Vtp)을 나타내는 식들로서 일 함수와 문턱전압이 서로 비례하는 것을 알 수 있다.

Vtn = (｜Q'_SD(max)｜- Q'_SS)(t_OX/ε_OX) + φ_ms + 2φ_fp

Vtp = (-｜Q'_SD(max)｜- Q'_SS)(t_OX/ε_OX) + φ_ms - 2φ_fp

여기서, Q'_SD 는 반도체 기판의 공핍영역의 단위면적당 최대 공간전하밀도의 크기, Q'_SS 은 게이트 산화막 전하, t_OX 는 게이트 산화막의 두께, ε_OX는 게이트 산화막의 유전율, φ_ms 는 게이트 전극과 반도체 기판 사이의 일함수의 차이를 나타내는 것으로서 φ_ms = V_FB + (Q'_SS/C_OX), V_FB 는 평탄대 전압(flat-band voltage), C_OX 는 단위 면적당 게이트 산화막 커패시턴스, 및 φ_fp 는 반도체에서 페르미 준위와 진성 페르미 준위 사이의 차이를 나타낸다.

상기 [수학식 1a] 및 [수학식 1b]들을 통해 알 수 있는 바와 같이, 본 발명의 모스 트랜지스터는 NMOS 또는 PMOS 트랜지스터 일 수 있다.

즉, 상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극(45)에 비해 일 함수가 높은 물질들로 이루어진 경우에, 본 발명의 모스 트랜지스터는 NMOS 트랜지스터일 수 있다. 반면에, 상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극 (45)에 비해 일 함수가 낮은 물질들로 이루어진 경우에, 본 발명의 모스 트랜지스터는 PMOS 트랜지스터일 수 있다.

예를 들면, 상기 내부 게이트 전극(45)이 고농도의 p형 불순물이 도핑된 폴리실리콘(P⁺Si)으로 이루어질 때, 상기 내부 게이트 전극(45)은 약 5.17eV의 일 함수를 나타내며, 상기 내부 게이트 전극(45)이 고농도의 n형 불순물이 도핑된 폴리실리콘(N⁺Si)으로 이루어질 때, 상기 내부 게이트 전극(45)은 약 4.05eV의 일 함수를 나타낸다. 이 경우에, 상기 외부 게이트 전극들(40)이 약 5.17eV 보다 높은 일 함수를 갖는 물질들로 이루어지면, 본 발명의 모스 트랜지스터는 NMOS 트랜지스터로 이용할 수 있다. 반면에, 상기 외부 게이트 전극들(40)이 약 4.05eV 보다 낮은 일 함수를 갖는 물질들로 이루어지면, 본 발명의 모스 트랜지스터는 PMOS 트랜지스터로 이용할 수 있다.

따라서, 본 발명의 모스 트랜지스터는 서로 일 함수를 달리하는 내부 게이트 전극 및 외부 게이트 전극들의 물질들을 적절하게 선택하여 게이트 전극의 문턱전압 특성을 유지할 수 있다. 즉, 문턱전압이 급격하게 감소되는 것을 방지할 수 있다.

상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극(45)의 일 함수 보다 높은 일 함수를 갖는 물질들로 이루어진 경우를 가정하자. 즉, 이하에서는 본 발명의 모스 트랜지스터가 NMOS 트랜지스터인 경우를 가정하여 설명하기로 한다.

도 4를 참조하면, x축은 상기 한 쌍의 불순물 영역들(65) 사이에 형성되는 채널영역 내의 위치를 나타내고, y축은 일 함수를 나타낸다. 도면 상의 W1 및 W2는 각각 상기 내부 게이트 전극(45) 및 상기 외부 게이트 전극들(40)의 물질들에 대한 일 함수를 나타낸다. 상기 내부 게이트 전극(45)이 고농도의 p형 불순물로 도핑된 폴리실리콘으로 이루어진 경우에 상기 W1은 약 5.17eV이 될 것이다. 도면 상의 S1은 상기 내부 게이트 전극(45) 하부의 채널 길이에 해당되며, 도면 상의 S2는 상기 외부 게이트 전극들(40) 하부의 채널 길이에 해당된다.

본 발명의 모스 트랜지스터가 FDSOI(fully depleted silicon on insulator) 기판을 구비한 NMOS 트랜지스터인 경우에, 상기 W1은 4.5eV가 바람직하고, PMOS 트랜지스터인 경우에 상기 W1은 5.0eV가 바람직할 것이다.

도 5는 도 4에 나타난 일 함수를 갖는 물질들에 따른 문턱전압을 나타낸다. 도 5 상의 x축은 상기 한 쌍의 불순물 영역들(65) 사이에 형성되는 채널영역 내의 위치를 나타내며, y축은 문턱전압을 나타낸다. 동일 도면 상의 S1은 상기 내부 게이트 전극(45) 하부의 채널 길이에 해당되며, S2는 상기 외부 게이트 전극들(40) 하부의 채널 길이에 해당된다. 도 4 및 도 5를 참조하면, 일 함수가 W1일 때 문턱전압은 V1이 되며, 일 함수가 W2일 때 문턱전압이 V2임을 알 수 있다. 즉, 도 5 상의 V1은 상기 내부 게이트 전극의 문턱전압을 나타내며, V2는 상기 외부 게이트 전극들(40)의 각각의 문턱전압을 나타낸다. 이에 따라, 게이트 전극을 이루는 물질들의 일 함수와 게이트 전극의 문턱 전압이 서로 비례함을 알 수 있다.

도 5를 참조하면, 외부 게이트 전극들(40)의 문턱전압이 내부 게이트 전극(45)의 문턱전압에 비해 상대적으로 높게 나타난다. 이는 상기 [수학식 1a] 및 도 4로부터 알 수 있듯이, 게이트 전극의 물질들의 일 함수와 게이트 전극의 문턱전압이 서로 비례하고 있음을 볼 때 명백한 결과이다. 따라서, 게이트 전극 양단의 물질, 즉 상기 외부 게이트 전극들을 상기 내부 게이트 전극 보다 높은 일 함수를 갖는 물질로 구성하여 게이트 전극 양단의 문턱전압이 급격하게 감소하는 것을 억제할 수 있다.

이와 같이 일 함수가 서로 다른 적절한 물질들로 본 발명의 내부 게이트 전극 및 외부 게이트 전극들을 구성하고 내부 게이트 전극의 치수(dimension)와 외부 게이트 전극들의 치수를 적절하게 조절하여 게이트 전극을 배치하므로써 문턱전압의 특성을 안정화시킬 수 있다.

예를 들면, 본 발명의 내부 게이트 전극이 실리콘막 또는 실리콘 게르마늄막인 경우에, 외부 게이트 전극들은 탄탈륨 질화막 또는 하프늄 질화막일 수 있다.

상기에서는 본 발명의 모스 트랜지스터가 NMOS 트랜지스터인 경우를 가정하여 설명하였다.

그러나, 본 발명의 모스 트랜지스터는 PMOS 트랜지스터일 수 있다. 이 경우에, 상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극(45)의 일 함수 보다 낮은 일 함수를 갖는 물질들로 이루어질 수 있다. 예를 들면, 내부 게이트 전극의 물질로 실리콘막 또는 실리콘 게르마늄막을 채택하면, 외부 게이트 전극의 물질로 크롬 실리사이드(CrSi₂)막 또는 지르코늄 실리사이드(ZrSi₂)막을 채택할 수 있다.

이하에서는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명 하기로 한다.

도 6a를 참조하면, 반도체 기판(23)의 소정 영역에 활성영역(25)을 한정하는 소자분리막(30)을 형성한다. 상기 반도체 기판(23)은 에스오아이 기판일 수 있다. 이 경우에, 상기 반도체 기판(23)은 지지기판(20), 상기 지지기판(20) 상의 매몰절연막(21) 및 상기 매몰절연막(21) 상의 활성 반도체층(22)을 구비하고, 상기 소자분리막(30)은 상기 활성 반도체층(22) 내에 형성될 수 있다. 상기 반도체 기판(23)은 벌크(bulk) 기판일 수 있다. 상기 반도체 기판(23) 상에 희생막(70)을 적층한다. 상기 희생막(70)은 산화막 또는 실리콘 질화막으로 형성할 수 있으며, 더미막(dummy layer) 역할을 한다. 상기 희생막(70)을 패터닝하여 상기 활성영역(25)의 상부를 가로지르는 개구부(75)를 형성한다. 상기 개구부(75)를 통해 상기 활성영역(25)의 상부면이 노출된다.

도 6b를 참조하면, 상기 개구부(75)를 통해 노출되는 상기 활성영역(25) 상에 게이트 절연막(60)을 형성할 수 있다. 상기 게이트 절연막(60)은 열산화막으로 형성할 수 있다. 이에 더하여, 상기 열산화막의 표면을 플라즈마 질화법(decoupled plasma nitridation; DPN)을 이용하여 질화시켜 상기 열산화막을 질화산화막으로 형성할 수 있다.

도 6c를 참조하면, 상기 개구부(75)를 갖는 기판(23) 상에 게이트 도전막(40a)을 컨포멀하게 형성한다.

도 6d를 참조하면, 상기 희생막(70)의 상부면이 노출될 때까지 상기 게이트 도전막(40a)을 이방성으로 식각하여 상기 게이트 절연막(60)의 가장 자리 및 상기 개구부(75)의 양 측벽을 덮는 한 쌍의 외부 게이트 전극들(40)을 형성한다.

도 6e를 참조하면, 상기 외부 게이트 전극들(40)에 둘러 싸여진 상기 개구부(75)를 채우는 내부 게이트 전극(45)을 형성한다. 그 결과, 상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극(45)을 감싸게 된다. 이에 따라, 상기 복수의 외부 게이트 전극들(40)과 상기 내부 게이트 전극(40)으로 이루어진 게이트 전극(35)이 형성된다. 상기 내부 게이트 전극(45)은 통상의 다마신 공정을 사용하여 형성될 수 있다. 이에 더하여, 상기 내부 게이트 전극(45)은 리세스되어 상기 외부 게이트 전극들(40) 보다 낮은 표면을 가질 수 있다. 이 경우에, 상기 내부 게이트 전극(45) 상에 금속 실리사이드막(50)이 형성될 수도 있다. 이에 더하여, 상기 외부 게이트 전극들(40) 및 상기 내부 게이트 전극(45)의 물질들은 서로 다른 일 함수를 갖는 물질들로 이루어진다. NMOS 트랜지스터를 형성하고자 하는 경우에, 상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극(45) 보다 높은 일 함수를 갖는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 내부 게이트 전극들(45)이 실리콘막 또는 실리콘 게르마늄막으로 형성되는 경우에, 상기 외부 게이트 전극들(40)은 탄탈륨 질화막 또는 하프늄 질화막으로 형성될 수 있다.

상기 희생막(70), 상기 게이트 절연막(60), 상기 외부 게이트 전극들(40)의 물질, 및 상기 내부 게이트 전극(45)의 물질은 서로 식각 선택비를 가질 수 있다.

이에 더하여, 상기 외부 게이트 전극들(40)의 치수(dimension) 및 상기 내부 게이트 전극(45)의 치수는 소정의 문턱전압 특성을 안정화시키기 위하여 적절한 치수들로 형성할 수 있다.

도 6f를 참조하면, 상기 희생막(70)을 제거하여 상기 기판(23)의 상부면을 노출시킨다.

다시 도 3을 참조하면, 상기 게이트 전극(35)을 이온 주입 마스크로 이용하여 상기 게이트 전극(35)의 양측의 상기 활성영역(25) 내에 불순물 이온들을 주입하여 한 쌍의 저농도 불순물 영역(65a)을 형성한다. 이에 더하여, 상기 복수의 외부 게이트 전극들(40)의 양 측벽들을 덮는 게이트 스페이서들(55)을 형성할 수 있다. 상기 게이트 스페이서들(55)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 게이트 스페이서들(55) 및 상기 게이트 전극(35)을 이온 주입 마스크로 이용하여 상기 게이트 전극(35)의 양측의 상기 활성영역(25) 내에 한 쌍의 고농도 불순물 영역(65b)을 형성한다. 그 결과, 상기 저농도 불순물 영역(65a)과 상기 고농도 불순물 영역(65b)으로 이루어진 불순물 영역들(65)이 형성된다.

이하에서는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다.

도 7a를 참조하면, 반도체 기판(23)의 소정 영역에 활성영역(25)을 한정하는 소자분리막(30)을 형성한다. 상기 반도체 기판(23)은 에스오아이 기판일 수 있다. 이 경우에, 상기 반도체 기판(23)은 지지기판(20), 상기 지지기판(20) 상의 매몰절연막(21) 및 상기 매몰절연막(21) 상의 활성 반도체층(22)을 구비하고, 상기 소자분리막(30)은 상기 활성 반도체층(22) 내에 형성될 수 있다. 상기 반도체 기판(23)은 벌크(bulk) 기판일 수 있다. 상기 반도체 기판(23) 상에 게이트 절연막(60) 및 제1 게이트 도전막(45a)을 차례로 형성한다. 상기 게이트 절연막(60)은 열산화막으 로 형성할 수 있다. 상기 제1 게이트 도전막(45a)은 실리콘막 또는 실리콘 게르마늄막으로 형성할 수 있다. 상기 제1 게이트 도전막(45a) 상에 금속 실리사이드막(50a)이 형성될 수 있다.

도 7b를 참조하면, 상기 제1 게이트 도전막(45a)을 패터닝하여 상기 활성영역(25) 상부를 가로지르는 내부 게이트 전극(45)을 형성한다. 상기 제1 게이트 도전막(45a) 상에 금속 실리사이드막(50a)이 형성된 경우에는, 상기 내부 게이트 전극(45) 상에 금속 실리사이드막 패턴(50)이 형성될 수 있다.

도 7c를 참조하면, 상기 내부 게이트 전극(45) 및 금속 실리사이드막 패턴(50)을 갖는 상기 기판(23)의 전면 상에 제2 게이트 도전막(40b)을 컨포멀하게 형성한다. 상기 제1 게이트 도전막(40a)과 상기 제2 게이트 도전막(40b)은 일 함수가 서로 다른 물질들로 이루어진다. NMOS 트랜지스터를 형성하고자 하는 경우에, 상기 외부 게이트 전극들(40)이 상기 내부 게이트 전극(40) 보다 높은 일 함수를 갖는 도전막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제1 게이트 도전막(40a)이 실리콘막 또는 실리콘 게르마늄막으로 형성되는 경우에, 상기 제2 게이트 도전막(45b)은 탄탈륨 질화막 또는 하프늄 질화막으로 형성될 수 있다.

도 7d를 참조하면, 상기 내부 게이트 전극(45)(또는, 상기 금속 실리사이드막 패턴; 50)의 상부면이 노출될 때까지 상기 제2 게이트 도전막(40b)을 이방성 식각하여 한 쌍의 외부 게이트 전극(40)을 형성한다. 상기 외부 게이트 전극들(40)을 형성할 때, 상기 게이트 절연막(60)이 과도 식각되어 상기 활성영역(25)의 표면이 노출될 수도 있다.

도 3을 참조하면, 상기 활성영역(25)에 형성되는 불순물 영역들(65) 및 게이트 스페이서들(55) 등의 형성과정은 상술한 실시예들의 공정과정과 동일하기 때문에 그 설명을 생략한다.

이하에서는 본 발명의 또 다른 실시예에 따른 CMOS 트랜지스터를 설명하기로 한다.

도 8을 참조하면, 반도체 기판(100)에 소자분리막(122)이 제공되어 제1 및 제2 활성영역들(110,120)을 한정한다. 상기 제1 활성영역(110)은 P웰(115) 내에 한정될 수 있고, 상기 제2 활성영역(120)은 N웰(125) 내에 한정될 수 있다. 상기 반도체 기판(100)은 에스오아이 기판일 수 있다.

상기 제1 활성영역(110) 상부를 가로지르는 제1 게이트 전극(130)이 제공된다. 상기 제1 활성영역(110)과 상기 제1 게이트 전극(130) 사이에는 게이트 절연막(135)이 개재된다. 상기 제1 게이트 전극(130)은 서로 이격된 한 쌍의 제1 외부 게이트 전극들(132) 및 이들 사이에 개재된 제1 내부 게이트 전극(134)을 구비한다. 상기 한 쌍의 제1 외부 게이트 전극들(132)은 서로 동일한 물질막으로 형성될 수 있다. 또한, 상기 제1 외부 게이트 전극들(132)과 상기 제1 내부 게이트 전극(134)은 서로 다른 일 함수를 갖는 물질들로 이루어진다. 예를 들면, 본 발명의 모스 트랜지스터가 NMOS 트랜지스터인 경우에, 상기 제1 외부 게이트 전극들(132)은 상기 제1 내부 게이트 전극(134)에 비해 일 함수가 높은 물질들로 이루어진다. 즉, 제1 내부 게이트 전극(134)이 실리콘막 또는 실리콘 게르마늄막으로 형성되는 경우에, 제1 외부 게이트 전극들(132)은 탄탈륨 질화막 또는 하프늄 질화막으로 형성될 수 있다.

상기 제1 내부 게이트 전극(134) 상에 제1 금속 실리사이드막(137)이 더 구비될 수 있다. 상기 제1 게이트 전극(130)의 양측벽들 상에 게이트 스페이서들(140)이 각각 제공될 수 있다. 상기 제1 게이트 스페이서들(140)은 실리콘 산화막이거나 실리콘 질화막일 수 있다. 상기 제1 게이트 전극(130) 양측의 상기 활성영역(110)에 서로 이격된 한 쌍의 제1 불순물 영역들(142)이 위치할 수 있다. 상기 제1 불순물 영역(142)은 N형일 수 있고, 이 경우에 상기 제1 활성영역(110)에 NMOS 트랜지스터가 제공된다. 상기 한 쌍의 제1 불순물 영역(142)의 각각은 저농도의 불순물영역(142a)과 고농도의 불순물영역(142b)으로 구성될 수 있다. 또한, 상기 제1 불순물 영역들(142)의 각각의 상부에는 제2 금속 실리사이드막(144)이 선택적으로 배치될 수 있다.

상기 제2 활성영역(120) 상부를 가로지르는 제2 게이트 전극(150)이 제공된다. 상기 제2 활성영역(120)과 상기 제2 게이트 전극(150) 사이에는 게이트 절연막(155)이 개재된다. 상기 제2 게이트 전극(150)은 서로 이격된 한 쌍의 제2 외부 게이트 전극들(152) 및 이들 사이에 개재된 제2 내부 게이트 전극(154)을 구비한다. 상기 복수의 제2 외부 게이트 전극들(152)은 서로 동일한 물질일 수 있다. 또한, 상기 제2 외부 게이트 전극들(152)과 상기 제2 내부 게이트 전극(154)은 서로 다른 일 함수를 갖는 물질들로 이루어진다. 예를 들면, 본 발명의 모스 트랜지스터가 PMOS 트랜지스터인 경우에는 상기 제2 외부 게이트 전극들(152)은 상기 제2 내부 게이트 전극(154)에 비해 일 함수가 낮은 물질들로 이루어진다.

상기 제2 내부 게이트 전극(154) 상에 제3 금속 실리사이드막(157)이 더 구비될 수 있다. 상기 제2 게이트 전극(150)의 양측벽들 상에 제2 게이트 스페이서들(160)이 각각 제공될 수 있다. 상기 제2 게이트 스페이서들(160)은 실리콘 산화막이거나 실리콘 질화막일 수 있다. 상기 제2 게이트 전극(150) 양측의 상기 활성영역(120)에 서로 이격된 한 쌍의 제2 불순물 영역들(162)이 위치할 수 있다. 상기 제2 불순물 영역(162)은 P형일 수 있고, 이 경우에 상기 제2 활성영역(120)에 PMOS 트랜지스터가 제공된다. 상기 제2 불순물 영역(162)은 저농도의 불순물영역(162a)과 고농도의 불순물영역(162b)으로 구성될 수 있다. 또한, 상기 제2 불순물 영역들(162)의 각각의 상부에는 제4 금속 실리사이드막(164)이 선택적으로 배치될 수 있다.

본 발명의 또 다른 실시예에 따른 모스 트랜지스터는 수직 채널을 갖는 전계효과(FinFET) 트랜지스터에 적용될 수 있다.

도 9를 참조하면, 본 발명의 모스 트랜지스터는 반도체 기판(200)으로부터 수직으로 연장된 핀(fin; 210)을 구비한다. 상기 기판(200)은 에스오아이 기판이거나 벌크 기판일 수 있다. 상기 핀(210)의 상부를 가로지르도록 배치되고 상기 핀(210)의 상부면 및 측벽들을 덮는 게이트 전극(220)이 배치된다. 상기 게이트 전극(220)은 서로 이격된 한 쌍의 외부 게이트 전극들(222) 사이에 내부 게이트 전극(224)이 개재된다. 상기 한 쌍의 외부 게이트 전극들(222)은 서로 동일한 물질일 수 있다. 또한, 상기 외부 게이트 전극들(222)과 상기 내부 게이트 전극(224)은 서로 다른 일 함수를 갖는 물질들로 이루어진다. 예를 들면, 본 발명의 모스 트랜지 스터가 NMOS 트랜지스터인 경우에는 상기 외부 게이트 전극들(222)은 상기 내부 게이트 전극(224)에 비해 일 함수가 높은 물질들로 이루어진다. 즉, 내부 게이트 전극(224)이 실리콘 또는 실리콘 게르마늄인 경우에, 외부 게이트 전극들(222)은 탄탈륨 질화막 또는 하프늄 질화막일 수 있다. 반면에, 본 발명의 모스 트랜지스터가 PMOS 트랜지스터인 경우에는 상기 외부 게이트 전극들(222)은 상기 내부 게이트 전극(224)에 비해 일 함수가 낮은 물질들로 이루어진다. 또한, 상기 게이트 전극(220) 및 상기 핀(210) 사이에 게이트 절연막(230)이 개재된다. 상기 게이트 전극(210) 양측의 핀(210)에 불순물 영역들(235)이 위치한다. 상기 불순물 영역들(235)은 소오스/드레인 역할을 한다.

상기 핀(210)의 종횡비(aspect ratio)는 게이트 전극의 특성에 따라 달라질 수 있다. 상기 게이트 절연막(230)은 게이트 산화막일 수 있다. 상기 핀(210)을 감싸는 상기 게이트 절연막(230)은 동일한 두께를 가지고 구성될 수 있지만, 상기 핀(210)의 상부에 형성되는 게이트 절연막의 두께가 상기 핀(210)의 양측부에 형성되는 게이트 절연막의 두께에 비해 클 수도 있다.

상기 외부 게이트 전극들(222) 및 상기 내부 게이트 전극(224) 상에는 금속실리사이드막(240)이 각각 배치될 수 있다. 도면 참조번호 245는 소자분리막을 나타낸다.

이상에서 설명한 본 발명의 모스 트랜지스터들 및 그 제조방법들은 외부 게이트 전극의 물질의 일 함수가 내부 게이트 전극의 물질의 일 함수 보다 높은 경우에 대해서 설명하였다. 즉, 본 발명의 모스 트랜지스터를 NMOS 트랜지스터로 이용 하는 경우에 설명하였다. 그러나, 본 발명의 모스 트랜지스터는 PMOS 트랜지스터로 이용할 수도 있다. 즉, 외부 게이트 전극들을 내부 게이트 전극의 물질 보다 낮은 일 함수를 갖는 물질들로 구성하므로써 게이트 전극 양단의 문턱전압 특성을 안정화시킬 수도 있다. 이 경우에, 내부 게이트 전극의 물질로 실리콘막 또는 실리콘 게르마늄막을 채택하면, 외부 게이트 전극의 물질로 크롬 실리사이드(CrSi₂)막 또는 지르코늄 실리사이드(ZrSi₂)막을 채택할 수 있다.

상술한 바와 같이 구성되고 제조되는 본 발명의 모스 트랜지스터 및 그 제조방법은, 한 쌍의 외부 게이트 전극들과 이들 사이에 개재되는 내부 게이트 전극이 서로 다른 일 함수를 갖는 물질들로 구성되기 때문에, 게이트 전극 양단의 문턱전압의 급격한 감소를 억제할 수 있다. 즉, 본 발명의 모스트랜지스터는 할로 이온 주입공정을 생략하더라도 단채널 효과에 따른 게이트 전극의 문턱전압의 특성을 안정화시킬 수 있다. 이에 따라 문턱전압의 급격한 감소에 따른 누설전류를 억제할 수 있다.

Claims

반도체 기판;

상기 반도체 기판에 제공되어 활성영역을 한정하는 소자분리막;

상기 활성영역의 상부를 가로지르는 내부 게이트 전극;

상기 내부 게이트 전극의 양 측벽들을 덮고 상기 활성영역의 상부를 가로지르되, 상기 내부 게이트 전극과 다른 일 함수를 갖는 한 쌍의 외부 게이트 전극들; 및

상기 내부 게이트 전극 및 상기 활성영역 사이와 상기 외부 게이트 전극 및 상기 활성영역 사이에 개재된 게이트 절연막을 포함하는 모스 트랜지스터.
제 1 항에 있어서,

상기 활성영역은 P형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 높은 일 함수를 갖는 것을 특징으로 하는 모스 트랜지스터.
제 2 항에 있어서,

상기 내부 게이트 전극은 실리콘막 또는 실리콘 게르마늄막이고, 상기 외부 게이트 전극들은 탄탈륨 질화막 또는 하프늄 질화막인 것을 특징으로 하는 모스 트랜지스터.
제 1 항에 있어서,

상기 활성영역은 N형이고, 상기 외부 게이트 전극들은 상기 내부 게이트 전극 보다 낮은 일 함수를 갖는 것을 특징으로 하는 모스 트랜지스터.
제 4 항에 있어서,

상기 내부 게이트 전극은 실리콘막 또는 실리콘 게르마늄막이고, 상기 외부 게이트 전극들은 크롬 실리사이드막 또는 지르코늄 실리사이드막인 것을 특징으로 하는 모스 트랜지스터.
반도체 기판의 소정 영역에 소자분리막을 형성하여 활성영역을 한정하고,

상기 활성영역을 갖는 반도체 기판의 전면 상에 희생막을 형성하고,

상기 희생막을 패터닝하여 상기 활성영역을 가로지르는 개구부를 형성하고,

상기 개구부 내의 상기 기판 상에 게이트 절연막을 형성하고,

상기 게이트 절연막의 가장자리 및 상기 개구부의 측벽을 덮는 외부 게이트 전극을 형성하고,

상기 외부 게이트 전극에 둘러 싸여진 상기 개구부를 채우는 내부 게이트 전극을 형성하되, 상기 외부 게이트 전극 및 상기 내부 게이트 전극은 서로 다른 일 함수를 갖는 물질막들로 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
반도체 기판의 소정 영역에 소자분리막을 형성하여 활성영역을 한정하고,

상기 활성영역을 갖는 상기 반도체 기판의 전면 상에 게이트 절연막과 제1 게이트 도전막을 차례로 형성하고,

상기 제1 게이트 도전막을 패터닝하여 상기 활성영역 상에 내부 게이트 전극을 형성하고,

상기 기판 상에 상기 제1 게이트 도전막의 일 함수와 서로 다른 일 함수를 갖는 제2 게이트 도전막을 컨포멀하게 형성하고,

상기 기판의 상부면 및 상기 내부 게이트 전극의 상부면이 노출될 때까지 상기 제2 게이트 도전막을 전면적으로 식각하여 상기 내부 게이트 전극의 측벽들 상에 외부 게이트 전극들을 각각 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.