KR20060093159A - Method of forming floating gate in a nand flash memory device - Google Patents

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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 질화막을 형성하는 단계와, 상기 질화막, 제1폴리실리콘막, 터널 산화막 및 반도체 기판을 선택적으로 식각하여 상기 반도체 기판의 소정영역에 트랜치를 형성하는 단계와, 상기 트랜치가 매립되도록 절연막을 형성한 후 연마 공정 및 클리닝 공정을 실시하여 상기 제1폴리실리콘막의 소정 높이까지 상기 절연막이 잔류되도록하여 소자 분리막을 형성하는 단계와, 상기 제1폴리실리콘막 측벽에 제2폴리실리콘막을 형성하여 제1 및 제2 폴리실리콘막으로 구성된 플로팅 게이트를 형성하는 단계를 포함함으로써, 공정을 더욱 단순화 시키며, 폴리실리콘 미스얼라인(misalign)을 방지할 수 있다.The present invention relates to a method of forming a floating gate of a NAND flash memory device, the method comprising: forming a tunnel oxide film, a first polysilicon film, and a nitride film on an upper surface of a semiconductor substrate, the nitride film, the first polysilicon film, a tunnel oxide film, and a semiconductor substrate Selectively etching a trench to form a trench in a predetermined region of the semiconductor substrate, forming an insulating film to fill the trench, and then performing a polishing process and a cleaning process to maintain the insulating film to a predetermined height of the first polysilicon film. Forming a device isolation layer, and forming a floating gate composed of first and second polysilicon layers by forming a second polysilicon layer on the sidewalls of the first polysilicon layer, thereby simplifying the process. Polysilicon misalignment can be prevented.

SA-STI 공정, 플로팅 게이트, 폴리 스페이서, 슬로프 식각 SA-STI Process, Floating Gate, Poly Spacer, Slope Etching

Description

낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법{Method of forming floating gate in a nand flash memory device}Method of forming floating gate in a nand flash memory device

도 1은 기존 SA-STI 공정을 적용하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a method of forming a floating gate of a NAND flash memory device using a conventional SA-STI process.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위해 도시한 단면도이다.2A to 2C are cross-sectional views illustrating a method of forming a floating gate of a NAND flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 터널 산화막200 semiconductor substrate 202 tunnel oxide film

204 : 제1폴리실리콘막 206 : 질화막 204: first polysilicon film 206: nitride film

208 : SiON막 210 : 감광막208 SiON film 210 Photosensitive film

212 : 트랜치 214 : 월 산화막212: trench 214: month oxide film

216 : HDP 산화막 218 : 제2폴리실리콘막216 HDP oxide film 218 Second polysilicon film

본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 적용한 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of forming a floating gate of a NAND flash memory device using a Self Aligned Shallow Trench Isolation (SA-STI) process.

도 1은 기존 SA-STI 공정을 적용하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a floating gate forming method of a NAND flash memory device using a conventional SA-STI process.

도 1을 참조하면, 반도체 기판(100)상부에 터널 산화막(102) 및 제1폴리실리콘막(104)을 순차적으로 형성한다. 소자분리 마스크를 이용한 사진 및 식각 공정으로 제1폴리실리콘막(104) 및 터널 산화막(102)을 선택적으로 식각하고, 반도체 기판(100)을 소정 깊이로 식각하여 트랜치(106)를 형성한다. Referring to FIG. 1, a tunnel oxide film 102 and a first polysilicon film 104 are sequentially formed on the semiconductor substrate 100. The first polysilicon layer 104 and the tunnel oxide layer 102 are selectively etched by a photolithography and an etching process using an isolation mask, and the trench 106 is formed by etching the semiconductor substrate 100 to a predetermined depth.

이어서, 트랜치(106)내에 월 산화막(108)을 형성하고, 트랜치(106)가 매립되도록 HDP 산화막(110)을 형성한 후 제1폴리실리콘막(104)이 노출되도록 CMP (Chemical Mechanical Polishing) 공정을 실시하여 소자분리막을 형성한다. CMP 공정후 전체구조 상부에 제2폴리실리콘막(112)을 형성한 후, 패터닝하여 제1폴리실리콘막(104) 및 제2폴리실리콘막(112)으로 구성된 플로팅 게이트를 형성한다.Subsequently, a wall oxide film 108 is formed in the trench 106, and the HDP oxide film 110 is formed to fill the trench 106, and then a CMP (Chemical Mechanical Polishing) process is performed to expose the first polysilicon film 104. To form an isolation film. After the CMP process, the second polysilicon film 112 is formed on the entire structure, and then patterned to form a floating gate including the first polysilicon film 104 and the second polysilicon film 112.

그런데, 상기와 같은 종래의 SA-STI공정을 적용한 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성 공정에서는 플로팅 게이트를 형성하기 위해 제2폴리실리콘 막을 형성하고 이를 마스크 공정을 이용하여 패터닝함으로써 플로팅 게이트 형성 공정이 복잡해진다. 또한, 제2폴리실리콘막의 패터닝 공정에서 소자의 고집적화에 따라 오정렬이 발생 할 수 있다.However, in the floating gate forming process of the NAND flash memory device using the conventional SA-STI process as described above, the floating gate forming process is complicated by forming a second polysilicon film to form a floating gate and patterning it using a mask process. Become. In addition, in the patterning process of the second polysilicon film, misalignment may occur due to high integration of the device.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 공정 수를 줄일 수 있고, 오정렬을 방지 할 수 있는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성 방법을 제공하는데 있다.An object of the present invention devised to solve the above problems is to provide a method for forming a floating gate of a NAND flash memory device capable of reducing the number of processes and preventing misalignment.

상술한 목적을 달성하기 위해 본 발명에서는 플로팅 게이트를 형성하기 위해 제1폴리실리콘막상에 제2폴리실리콘막을 형성하는 대신에, 제1폴리실리콘막을 제1 및 제2 폴리실리콘막의 두께의 합한 두께로 형성하여 플로팅 게이트의 높이를 확보하고, 제1폴리실리콘막 측벽에 제2폴리실리콘막을 형성하여 플로팅 게이트의 폭을 확보한다.In order to achieve the above object, in the present invention, instead of forming a second polysilicon film on the first polysilicon film to form a floating gate, the first polysilicon film is formed by the sum of the thicknesses of the first and second polysilicon films. The height of the floating gate is ensured, and the second polysilicon film is formed on the sidewalls of the first polysilicon film to secure the width of the floating gate.

본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법은, 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 질화막을 형성하는 단계와, 상기 질화막, 제1폴리실리콘막, 터널 산화막 및 반도체 기판을 선택적으로 식각하여 상기 반도체 기판의 소정영역에 트랜치를 형성하는 단계와, 상기 트랜치 가 매립되도록 절연막을 형성한 후 연마 공정 및 클리닝 공정을 실시하여 상기 제1폴리실리콘막의 소정 높이까지 상기 절연막이 잔류되도록하여 소자 분리막을 형성하는 단계와, 상기 제1폴리실리콘막 측벽에 제2폴리실리콘막을 형성하여 제1 및 제2 폴리실리콘막으로 구성된 플로팅 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법을 제공한다.According to one or more exemplary embodiments, a floating gate forming method of a NAND flash memory device includes forming a tunnel oxide film, a first polysilicon film, and a nitride film on an upper surface of a semiconductor substrate, and forming the nitride film, the first polysilicon film, and a tunnel oxide film. And selectively etching the semiconductor substrate to form a trench in a predetermined region of the semiconductor substrate, forming an insulating film to fill the trench, and performing a polishing process and a cleaning process to the predetermined height of the first polysilicon film. Forming an isolation layer by allowing the insulating layer to remain, and forming a second polysilicon layer on the sidewalls of the first polysilicon layer to form a floating gate formed of the first and second polysilicon layers. Provided is a method of forming a floating gate of a device.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A through 2C are cross-sectional views of devices sequentially illustrating a method of forming a floating gate of a NAND flash memory device according to an embodiment of the present invention.

도 2a는 셀 영역(Cell) 및 선택 트랜지스터 영역(DSL 및 SSL)이 확정된 반도체 기판(200)상부에 터널 산화막(202)과 제1폴리실리콘막(204)을 형성한다. 이때, 제1폴리실리콘막(204)은 종래보다 두꺼운 두께, 예컨데 1500Å 내지 1700Å의 두께로 형성하는데, 이는 기존의 제1 및 제2 폴리실리콘막을 적층하여 플로팅 게이트를 형성할 경우 제1 및 제2 폴리실리콘막 전체 두께에 해당한다. 2A shows a tunnel oxide film 202 and a first polysilicon film 204 formed over the semiconductor substrate 200 where the cell region Cell and the selection transistor regions DSL and SSL are defined. In this case, the first polysilicon film 204 is formed to a thickness thicker than that of the prior art, for example, 1500 Å to 1700 두께, which is the first and second polysilicon films formed by stacking the first and second polysilicon layers. Corresponds to the overall thickness of the polysilicon film.

이어서, 제1폴리실리콘막(204)상부에 질화막(206)을 형성한다. 이때, 질화막(206)은 종래보다 얇은 두께, 예컨데 500Å 내지 700Å의 두께로 형성한다.Next, a nitride film 206 is formed over the first polysilicon film 204. At this time, the nitride film 206 is formed to a thickness thinner than the conventional, for example, a thickness of 500 kPa to 700 kPa.

이어서, 질화막(206)상부에 SiON막(208)과 감광막(210)을 형성한 후 소자 분리 마스크를 이용한 사진 및 현상 공정으로 감광막(210)을 패터닝한다.Subsequently, the SiON film 208 and the photosensitive film 210 are formed on the nitride film 206, and then the photosensitive film 210 is patterned by a photographic and developing process using an element isolation mask.

도 2b는 패터닝된 감광막(210)을 마스크로 이용한 식각 공정으로 SiON막(208), 질화막(206), 제1폴리실리콘막(204), 터널 산화막(202) 및 반도체 기판(200)을 선택적으로 식각하여 반도체 기판(200) 소정영역에 트랜치(212)를 형성한다. 이때 트랜치(212)는 3000Å의 깊이로 형성한다. 감광막(210)을 제거하고, 트랜치(212)내에 월 산화막(214)을 형성한 후 트랜치가 매립되도록 HDP 산화막(216)을 형성한다. CMP 공정과 클리닝 공정으로 HDP 산화막(216)을 제거하여 내에만 원하는 높이의 소자 분리막을 형성한다.FIG. 2B illustrates an etching process using the patterned photoresist 210 as a mask, selectively selecting the SiON film 208, the nitride film 206, the first polysilicon film 204, the tunnel oxide film 202, and the semiconductor substrate 200. Etching forms a trench 212 in a predetermined region of the semiconductor substrate 200. At this time, the trench 212 is formed to a depth of 3000Å. After removing the photoresist film 210, the wall oxide film 214 is formed in the trench 212, and the HDP oxide film 216 is formed to fill the trench. The HDP oxide film 216 is removed by the CMP process and the cleaning process to form an element isolation film having a desired height only.

도 2c는 전체 구조 상부에 제2폴리실리콘막(218)을 3500Å 내지 4000Å의 두께로 형성한다. 제2폴리실리콘막(218)을 제1폴리실리콘막(204)의 두께까지 에치백하고, 반도체 기판(200) 상부에 마스크(210)를 형성한 후 슬로프(slope) 식각을 실시하여 소자분리막 상부에 형성된 제2폴리실리콘막(218)이 많이 제거되도록 식각한다. 이때, 남아 있던 질화막(206)은 모두 제거 되거나 두께가 극히 얇아진다.2C, a second polysilicon film 218 is formed on the entire structure to a thickness of 3500 kPa to 4000 kPa. The second polysilicon layer 218 is etched back to the thickness of the first polysilicon layer 204, a mask 210 is formed on the semiconductor substrate 200, and a slope etch is performed to form an upper portion of the isolation layer. The second polysilicon film 218 formed on the substrate is etched to remove a large amount. At this time, the remaining nitride film 206 is all removed or the thickness is extremely thin.

따라서, 제1폴리실리콘막(204) 측벽에 제2폴리실리콘막(218)이 형성된 플로팅 게이트를 형성한다.Accordingly, a floating gate in which a second polysilicon film 218 is formed on the sidewall of the first polysilicon film 204 is formed.

한편, 본 발명의 다른 실시예로서 폴리 스페이서용 제2폴리실리콘막을 400Å 내지 500Å의 두께로 형성한 후 제2폴리실리콘막을 전면 식각하여 제1폴리실리콘막 측벽에 제2폴리실리콘 스페이서를 형성한다.Meanwhile, as another embodiment of the present invention, the second polysilicon film for the poly spacer is formed to a thickness of 400 kPa to 500 kPa, and the second polysilicon film is etched to the entire surface to form the second polysilicon spacer on the sidewall of the first polysilicon film.

따라서, 제1폴리실리콘막 측벽에 제2폴리실리콘막이 형성된 플로팅 게이트를 형성한다.Thus, a floating gate having a second polysilicon film formed on the sidewall of the first polysilicon film is formed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의하면, 제1폴리실리콘막을 종래보다 두껍게 형성하여 플로팅 게이트의 높이를 확보하고, 제1폴리실리콘막 측벽에 제2폴리실리콘막을 형성하여 플로팅 게이트의 폭을 확보 함으로써, 공정을 더욱 단순화 시킬 수 있고, 미스얼라인(misalign)을 방지 할 수 있다.As described above, according to the present invention, the first polysilicon film is formed thicker than before to secure the height of the floating gate, and the second polysilicon film is formed on the sidewall of the first polysilicon film to secure the width of the floating gate. It can be further simplified and prevents misalignment.

Claims (7)

(a) 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막 및 질화막을 형성하는 단계;(a) forming a tunnel oxide film, a first polysilicon film, and a nitride film over the semiconductor substrate; (b) 상기 질화막, 제1폴리실리콘막, 터널 산화막 및 반도체 기판을 선택적으로 식각하여 상기 반도체 기판의 소정영역에 트랜치를 형성하는 단계;(b) selectively etching the nitride film, the first polysilicon film, the tunnel oxide film, and the semiconductor substrate to form a trench in a predetermined region of the semiconductor substrate; (c) 상기 트랜치가 매립되도록 절연막을 형성한 후 연마 공정 및 클리닝 공정을 실시하여 상기 제1폴리실리콘막의 소정 높이까지 상기 절연막이 잔류되도록하여 소자 분리막을 형성하는 단계; 및 (c) forming an insulating film to form the device isolation film by forming an insulating film to fill the trench, and then performing a polishing process and a cleaning process so that the insulating film remains to a predetermined height of the first polysilicon film; And (d) 상기 제1폴리실리콘막 측벽에 제2폴리실리콘막을 형성하여 제1 및 제2 폴리실리콘막으로 구성된 플로팅 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.(d) forming a floating gate composed of first and second polysilicon films by forming a second polysilicon film on the sidewalls of the first polysilicon film. 제1항에 있어서, 상기 제1폴리실리콘막은 1500Å 내지 1700Å의 두께로 형성하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.The method of claim 1, wherein the first polysilicon layer is formed to a thickness of 1500 ns to 1700 ns. 제1항에 있어서, 상기 질화막은 500Å 내지 700Å의 두께로 형성하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.The floating gate forming method of claim 1, wherein the nitride layer is formed to have a thickness of 500 ns to 700 ns. 제1항에 있어서, 상기 (d)단계는 상기 제1폴리실리콘막 사이가 매립되도록 제2폴리실리콘막을 형성하는 단계;The method of claim 1, wherein step (d) comprises: forming a second polysilicon film so as to fill the space between the first polysilicon film; 상기 제2폴리실리콘막을 상기 제1폴리실리콘막이 노출되도록 전면 식각하는 단계; 및Etching the entire surface of the second polysilicon layer to expose the first polysilicon layer; And 상기 제2폴리실리콘막을 슬로프 식각하여 상기 제1폴리실리콘막 측벽에 상기 제2폴리실리콘막이 잔류되도록 하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.And etching the second polysilicon layer in a slope manner so that the second polysilicon layer remains on the sidewall of the first polysilicon layer. 제1항에 있어서, 상기 (d)단계는 전체 구조 상부에 폴리 스페이서용 제2폴리실리콘막을 형성하는 단계; 및The method of claim 1, wherein step (d) comprises: forming a second polysilicon film for the poly spacer on the entire structure; And 상기 제2및리실리콘막을 전면 식각하여 상기 제1폴리실리콘막 측벽에 상기 제2폴리실리콘 스페이서가 형성되도록 하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.Forming a second polysilicon spacer on the sidewall of the first polysilicon layer by etching the entire surface of the second and silicon silicon layer to form the second polysilicon spacer. 제4항에 있어서, 상기 제2폴리실리콘막은 3500Å 내지 4000Å의 두께로 형성하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.The method of claim 4, wherein the second polysilicon layer is formed to have a thickness of 3500 GPa to 4000 GPa. 제5항에 있어서, 상기 제2폴리실리콘막 두께를 400Å 내지 500Å으로 하는 낸드 플래쉬 메모리 소자의 플로팅 게이트 형성방법.6. The method of claim 5, wherein the thickness of the second polysilicon film is 400 kPa to 500 kPa.
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