KR20060079317A - 금속 배선 형성 방법 - Google Patents

금속 배선 형성 방법 Download PDF

Info

Publication number
KR20060079317A
KR20060079317A KR1020040117083A KR20040117083A KR20060079317A KR 20060079317 A KR20060079317 A KR 20060079317A KR 1020040117083 A KR1020040117083 A KR 1020040117083A KR 20040117083 A KR20040117083 A KR 20040117083A KR 20060079317 A KR20060079317 A KR 20060079317A
Authority
KR
South Korea
Prior art keywords
layer
material layer
high density
density material
depositing
Prior art date
Application number
KR1020040117083A
Other languages
English (en)
Other versions
KR100609133B1 (ko
Inventor
조일현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040117083A priority Critical patent/KR100609133B1/ko
Publication of KR20060079317A publication Critical patent/KR20060079317A/ko
Application granted granted Critical
Publication of KR100609133B1 publication Critical patent/KR100609133B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속 배선 형성 방법에 관한 것으로서, 보다 상세하게는 산화막 상부에 식각 방지막 및 고밀도 물질층을 순차적으로 증착하는 단계; 상기 고밀도 물질층을 선택적으로 제거하여 제1 금속배선 트렌치를 형성하는 단계; 상기 트렌치 내에 제1 금속배선을 형성하는 단계; 상기 고밀도 물질층을 식각하여 제거하는 단계; 전체 표면 상부에 확산 방지막을 증착하는 단계; 및 전체 표면 상부에 다공성 로우-케이(low-k) 물질층을 증착하는 단계를 포함하는 금속 배선 형성 방법에 관한 것이다. 본 발명의 금속 배선 형성 방법은 다공성 로우-케이 물질을 이용한 배선 공정에서 배선 금속의 보우잉(bowing) 현상이 발생되는 것을 방지하므로 방전 전압 등이 증가하게 되어 구리 배선 구조의 BTS 등의 신뢰성을 향상시킬 수 있다.
보우잉, 다공성 로우-케이, 배선 구조

Description

금속 배선 형성 방법{Method for Forming Metal Interconnect}
도 1은 치밀한(dense) 물질(A)과 다공성 로우-케이 물질(B)을 사용한 경우의 보우잉(bowing) 현상 정도를 보여주는 사진이고,
도 2a 내지 도 2g는 본 발명에 따른 구리/다공성 로우-케이 배선 구조의 형성 방법에 따른 공정을 보여주는 모식도이다.
<도면의 주요 부분에 대한 부호 설명>
11 ; 산화막, 12, 22 ; 식각방지막,
13, 23 ; TEOS, 14 ; BARC,
15 ; 포토레지스트 막, 16 ; 배리어 금속,
17 ; 증착된 구리, 18 ; 구리 확산 방지막,
19 ; 다공성 로우-케이(low-k) 물질, 10 ; 기공
본 발명은 금속 배선 형성 방법에 관한 것으로서, 보다 상세하게는 산화막 상부에 식각 방지막을 증착한 후 다공성 로우-케이 물질을 도포하기 이전에 희생막으로 고밀도 물질층을 증착하는 단계를 추가로 포함하는 것을 특징으로 하는 금속 배선 구조의 형성 방법에 관한 것이다.
배선 공정에서는 RC 지연(delay)을 줄이기 위하여 알루미늄 대신 구리를, 산화막 대신 로우-케이 물질을 사용하고 있다. 이러한 로우-케이 물질은 치밀한 구조를 하고 있지만 상대적으로 유전율이 높기 때문에 최근에는 다공이 있어서 더 작은 유전율을 가지고 있는 다공성 로우-케이 물질을 이용한 배선 공정이 주목을 받고 있다. 그런데, 치밀한 구조의 로우-케이 물질을 사용한 경우에는 배선 공정에서 형성되는 구리의 모양이 반듯한데 비해, 다공성 로우-케이 물질을 사용한 경우에는 보우잉 현상이 나타나게 되는 문제점이 있다(도 1 참조). 이와 같은 보우잉 현상이 나타나는 경우에는 측벽이 볼록하게 기울어져 있기 때문에 후속공정에서 배리어(barrier) 금속을 증착할 때 도포성(coverage)이 나빠지게 되므로 취약 부분은 통해서 구리가 확산되어 빠져나가게(outdiffusion) 될 가능성이 높아지게 된다. 이러한 보우잉 현상은 PR 애싱(photoresist ashing) 과정에서 발생하게 되는데, O2 플라즈마를 사용하면 다공성 로우-케이 물질에 존재하는 탄소 원자와 반응해서 탄소의 손실이 발생하게 되고, 또한 다공성 물질이 식각 속도가 빨라서 등방성 식각 특성까지 보이게 되는 문제점이 있었다.
본 발명에서는 상술한 문제점, 즉 배선 공정에서 구리의 보우잉 현상이 발생하는 문제점을 해결해기 위해 안출된 것으로서, 구리를 증착한 후 고밀도 물질층을 희생막으로 도포하는 단계를 추가로 포함하는 것을 특징으로 하는 구리/다공성 로 우-케이 배선 구조의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 산화막 상부에 식각 방지막 및 고밀도 물질층을 순차적으로 착하는 단계; 상기 고밀도 물질층을 선택적으로 제거하여 제1 금속배선 트렌치를 형성하는 단계; 상기 트렌치 내에 제1 금속배선을 형성하는 단계; 상기 고밀도 물질층을 식각하여 제거하는 단계; 전체 표면 상부에 확산 방지막을 증착하는 단계; 및 전체 표면 상부에 다공성 로우-케이 물질층을 증착하는 단계를 포함하는 금속 배선 형성 방법을 제공한다.
이하, 본 발명을 상세히 설명한다.
본 발명의 금속 배선 형성 방법은
1) 산화막 상부에 식각 방지막 및 고밀도 물질층을 순차적으로 착하는 단계;
2) 상기 고밀도 물질층을 선택적으로 제거하여 제1 금속배선 트렌치를 형성하는 단계;
3) 상기 트렌치 내에 제1 금속배선을 형성하는 단계;
4) 상기 고밀도 물질층을 식각하여 제거하는 단계;
5) 전체 표면 상부에 확산 방지막을 증착하는 단계; 및
6) 전체 표면 상부에 다공성 로우-케이 물질층을 증착하는 단계를 포함한다.
도 2a를 참조하면, 산화막(11) 상부에 식각방지막(etch stop layer)(12)을 증착한 후 그 위에 고밀도 물질층(13)을 증착하고, 고밀도 물질층(13)을 선택적으로 식각하여 제1 금속배선은 트렌치를 형성한다. 상기에서, 고밀도 물질층은 희생 물질로 사용되는 것으로서, 바람직하게는 TEOS (tetra ethyl ortho silicate) 또는 PECVD 방법으로 증착한 FSG 막을 사용할 수 있으며, 이러한 물질은 치밀한 구조를 하고 있기 때문에 트렌치 식각 또는 애싱 공정시 구리의 보우잉 현상이 전혀 생기지 않게 된다.
도 2b를 참조하면, 트렌치 식각 후 전체 표면 상부에 배리어 금속층(16) 및 구리(17)를 증착한 후 CMP를 수행하여 제1 금속배선을 형성한다.
도 2c 및 도 2d를 참조하면, 상기 고밀도 물질층(13)을 습식 식각 또는 건식 식각 방법으로 식각하여 제거한다. 상기에서, 건식 식각을 할 때는 구리가 산화되는 것을 방지하기 위하여 NH3 또는 N2/H2 플라즈마와 같은 환원 가스를 사용하여야 한다. 습식 식각을 할 경우에는 HF/DI 용액 또는 NH4HF/HF/DI을 사용하는 것이 바람직하며, H2O2 용액은 구리를 산화시키기 때문에 사용이 곤란하다.
도 2e를 참조하면, 전체 표면 상부에 구리 확산 방지막(18)을 증착한다. 상기 확산 방지막은 SiC, SiN, SiCN층 또는 그의 조합 또는 Ta, W, TaN, WN, Ti 또는 TiN을 사용하는 것이 바람직하며, 바람직하게는 CVD (chemical vapor deposition) 방법에 의해 증착한다.
도 2f를 참조하면, 전체 표면 상부에 다공성 로우-케이 물질(19)을 증착한다. 이때, 스핀 온(spin on) 방식을 사용하는 것이 바람직한데, 만일 CVD 방법으로 증착하게 되면 공기 갭(air gap)이 형성되는 문제점이 발생하게 된다. 스핀 온 방식은 용액의 점도가 낮기 때문에 쉽게 갭을 채우는 것이 가능하다. 또한, 이미 확산 방지막을 증착했기 때문에 구리가 산화될 염려는 없게 된다. 상기에서, 다공성 로우-케이 물질은 다공 발생기(pore generator, Porogen 사)가 함유된 스핀 온 코팅 방법으로 증착한 SOG (spin on dielectric) 물질을 사용하는 것이 바람직하며, 상기 SOG 물질로는 HSQ (hydrogen silsesquioxane) 또는 MSQ (methyl silsesquioxane) 등이 있다.
도 2g를 참조하면, 이후 계속해서 제 2의 식각방지막 및 고밀도 물질층을 증착한 후 상기와 같은 과정을 반복적으로 수행하여 제2 금속배선을 형성할 수 있다.
상기에서 살펴본 바와 같이, 본 발명의 구리/다공성 로우-케이 배선 구조의 형성 방법은 다공성 로우-케이 물질을 이용한 배선 공정에서 배선 금속의 보우잉 현상이 발생되는 것을 방지하므로 방전 전압 등이 증가하게 되어 구리 배선 구조의 BTS 등의 신뢰성을 향상시킬 수 있다.

Claims (9)

1) 산화막 상부에 식각 방지막 및 고밀도 물질층을 순차적으로 증착하는 단계;
2) 상기 고밀도 물질층을 선택적으로 제거하여 제1 금속배선 트렌치를 형성하는 단계;
3) 상기 트렌치 내에 제1 금속배선을 형성하는 단계;
4) 상기 고밀도 물질층을 식각하여 제거하는 단계;
5) 전체 표면 상부에 확산 방지막을 증착하는 단계; 및
6) 전체 표면 상부에 다공성 로우-케이(low-k) 물질층을 증착하는 단계를 포함하는 금속 배선 형성 방법.
제 1항에 있어서,
상기 고밀도 물질층은 TEOS (tetra ethyl ortho silicate) 또는 FSG인 것을 특징으로 하는 금속 배선 형성 방법.
제 1항에 있어서,
상기 고밀도 물질층은 습식 식각 또는 건식 식각 방법으로 제거하는 것을 특징으로 하는 금속 배선 형성 방법.
제 3항에 있어서,
상기 습식 식각은 HF/DI 용액 또는 NH4HF/HF/DI을 사용하여 수행되는 것을 특징으로 하는 금속 배선 형성 방법.
제 3항에 있어서,
상기 건식 식각은 NH3 및 N2/H2 플라즈마로 구성된 군으로부터 선택되는 환원 가스를 사용하여 수행되는 것을 특징으로 하는 금속 배선 형성 방법.
제 1항에 있어서,
상기 확산 방지막은 SiC, SiN, SiCN층 및 그의 조합으로 구성된 군으로부터 선택되는 것을 특징으로 하는 금속 배선 형성 방법.
제 1항에 있어서, 상기 다공성 로우-케이 물질은 다공 발생기(pore generator)가 함유된 스핀 온 코팅 방법으로 증착한 SOG (spin on dielectric) 물질층인 것을 특징으로 하는 금속 배선 형성 방법.
제 7항에 있어서,
상기 SOG 물질층은 HSQ (hydrogen silsesquioxane) 또는 MSQ (methyl silsesquioxane)인 것을 특징으로 하는 금속 배선 형성 방법.
제 1항에 있어서,
제2의 식각방지막 및 고밀도 물질층을 증착한 후 제2 금속배선을 형성하는 것을 특징으로 하는 금속 배선 형성 방법.
KR1020040117083A 2004-12-30 2004-12-30 금속 배선 형성 방법 KR100609133B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117083A KR100609133B1 (ko) 2004-12-30 2004-12-30 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117083A KR100609133B1 (ko) 2004-12-30 2004-12-30 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20060079317A true KR20060079317A (ko) 2006-07-06
KR100609133B1 KR100609133B1 (ko) 2006-08-08

Family

ID=37170968

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117083A KR100609133B1 (ko) 2004-12-30 2004-12-30 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100609133B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053948B2 (en) 2013-04-22 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030219968A1 (en) * 2001-12-13 2003-11-27 Ercan Adem Sacrificial inlay process for improved integration of porous interlevel dielectrics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053948B2 (en) 2013-04-22 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor devices

Also Published As

Publication number Publication date
KR100609133B1 (ko) 2006-08-08

Similar Documents

Publication Publication Date Title
US7037851B2 (en) Methods for selective integration of airgaps and devices made by such methods
US7125792B2 (en) Dual damascene structure and method
JP4492947B2 (ja) 半導体装置の製造方法
US7358148B2 (en) Adjustable self-aligned air gap dielectric for low capacitance wiring
EP1560264B1 (en) Method of forming an interconnection line structure
US6605545B2 (en) Method for forming hybrid low-K film stack to avoid thermal stress effect
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
US9870944B2 (en) Back-end-of-line (BEOL) interconnect structure
US7436009B2 (en) Via structures and trench structures and dual damascene structures
JP4492949B2 (ja) 電子デバイスの製造方法
US7091612B2 (en) Dual damascene structure and method
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP2004289155A (ja) 選択性エッチング化学薬品及びｃｄ制御のための高重合性ガスを含むｂａｒｃエッチング
KR100609133B1 (ko) 금속 배선 형성 방법
KR101128705B1 (ko) 반도체 소자의 금속배선 형성방법
JP2005005697A (ja) 半導体装置の製造方法
KR20040101008A (ko) 반도체 장치의 제조 방법
JP2002319617A (ja) 半導体装置及びその製造方法
KR100900680B1 (ko) 반도체 소자의 제조 방법
KR100483838B1 (ko) 금속배선의 듀얼 다마신 방법
KR101024871B1 (ko) 듀얼 다마신 패턴 형성 방법
KR101138082B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
CN104183540B (zh) 一种半导体器件的制造方法
KR20040077307A (ko) 다마신 금속 배선 형성방법
KR100613356B1 (ko) 구리 배선층을 갖는 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180618

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 14