KR20060077999A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 인덕터에서 실리콘 기판으로 향하는 자기장을 차단하는 반도체 장치의 제조 공정에 관한 것이다. 본 발명의 일측면에 따르면, 인덕터 영역과 셀영역으로 구분된 기판, 상기 셀 영역상에 배치된 캐패시터, 상기 인덕터 영역상에 배치된 인덕터 및 상기 인덕터 영역에 상기 캐패시터의 전극막과 같은 층의 도전막으로 배치되며, 상기 인덕터의 자기장을 차단하기 위한 쉴드막을 구비하는 반도체 장치가 제공된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a manufacturing process of a semiconductor device that blocks a magnetic field from an inductor to a silicon substrate. According to an aspect of the present invention, a conductive layer of a substrate, which is divided into an inductor region and a cell region, a capacitor disposed on the cell region, an inductor disposed on the inductor region, and an electrode film of the capacitor in the inductor region There is provided a semiconductor device disposed in a film and having a shield film for blocking a magnetic field of the inductor.

또한, 본 발명은 인덕터 영역과 셀 영역으로 구분된 기판상에 절연막을 형성하는 단계, 상기 셀 영역의 절연막상에 캐패시터를 형성하되, 상기 인덕터 영역의 절연막상에는 상기 캐패시터용 전극막과 같은 층의 막으로 쉴드막을 형성하는 단계, 및 상기 캐패시터 상에 다층의 배선을 형성하되, 상기 다층의 배선으로 상기 쉴드막상에 인덕터를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.

In addition, the present invention is to form an insulating film on a substrate divided into an inductor region and a cell region, a capacitor is formed on the insulating film of the cell region, the film of the same layer as the electrode film for the capacitor on the insulating film of the inductor region Forming a shield film, and forming a multilayer wiring on the capacitor, and forming an inductor on the shield film using the multilayer wiring.

스페이서 질화막, 게이트 산화막, 폴리실리콘막, 실리사이드막, 상부전극Spacer nitride film, gate oxide film, polysilicon film, silicide film, upper electrode

Description

반도체 장차 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME} Semiconductor future and its manufacturing method {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}             

도 1a 내지 도 1g는 종래기술에 따른 반도체 장치의 제조 공정을 나타낸 단면도.1A to 1G are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.

도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 장치의 제조 공정을 나타낸 단면도.
2A to 2I are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

101 : 반도체 기판 102 : 트렌치101: semiconductor substrate 102: trench

103 : 게이트 산화막 104 : 게이트 전극103 gate oxide film 104 gate electrode

105 : 스페이서 질화막 106 : 층간절연산화막105 spacer nitride film 106 interlayer dielectric oxide film

107 : 질화막 108a : 하부전극107: nitride film 108a: lower electrode

109a : 상부전극 111a : 실리사이드 방지 산화막109a: upper electrode 111a: silicide prevention oxide film

114 : 실리사이드막
114: silicide film

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 장치의 제조 공정에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a manufacturing process of a semiconductor device.

개인용 휴대 통신의 발전으로 RF 아날로그 집적회로의 개발이 필요함에 따라 수동소자인 인덕터(Inductor)의 집적화가 요구되어진다. 현재 인덕터의 집적화는 코일부의 저항을 줄이기 위하여 두꺼운 톱 메탈부를 코일부로 이용하는 평면형 인덕터 형태로 이루어지고 있다. 또한, 박막 인덕터는 메탈을 코일로 사용하여 등각나선이나 사각형등의 형태로 코아가 없는 코일부만 가지는 형태가 주이다. As the development of personal mobile communication requires the development of RF analog integrated circuits, the integration of inductors, which are passive devices, is required. At present, integrating the inductor is made of a planar inductor using a thick top metal part as a coil part to reduce the resistance of the coil part. In addition, the thin film inductor mainly uses a metal as a coil, and has only a coil part having no core in the form of an equilateral spiral or a square.

도 1a에서 도 1g는 종래기술에 따른 반도체 장치의 제조 공정을 나타낸 단면도이다.1A to 1G are cross-sectional views illustrating a manufacturing process of a semiconductor device according to the prior art.

종래기술에 따른 반도체 장치의 제조 공정은 우선, 도 1a에 도시된 바와 같이, 인턱터 지역(A)과 셀 지역(B)으로 구분되는 실리콘 기판(1)의 소자분리영역에 트렌치형태의 소자분리막(2)을 형성한다.In the semiconductor device manufacturing process according to the related art, first, as shown in FIG. 2) form.

다음으로, 도 1b에 도시된 바와 같이, 소자분리막(2)을 형성한 결과물 상에 게이트 산화막(3) 및 측벽 스페이서 질화막(5)과 게이트 전극(4)을 구비하는 게이트 패턴을 형성한다.Next, as shown in FIG. 1B, a gate pattern including a gate oxide film 3, a sidewall spacer nitride film 5, and a gate electrode 4 is formed on the resultant device isolation film 2.

계속해서, 도 1c에 도시된 바와 같이, 게이트 전극(4)이 형성된 결과물 상에 층간절연산화막(6)을 증착한 후, 상기 층간절연산화막(6) 상에 실리콘질화막(7)을 증착한다. Subsequently, as shown in FIG. 1C, an interlayer insulating oxide film 6 is deposited on the resultant product on which the gate electrode 4 is formed, and then a silicon nitride film 7 is deposited on the interlayer insulating oxide film 6.                         

다음으로, 도 1d에 도시된 바와 같이, 이웃하는 게이트 전극(4) 사이의 실리콘 기판(1)이 노출 되도록 질화막(7) 및 층간절연산화막(6)을 식각하여 콘택홀을 형성한다. Next, as illustrated in FIG. 1D, a contact hole is formed by etching the nitride film 7 and the interlayer dielectric oxide film 6 so that the silicon substrate 1 between the neighboring gate electrodes 4 is exposed.

이어서, 하부전극용 제1 폴리실리콘막(8)을 상기 콘택홀 매립 및 질화막(7) 상에 증착한다. Subsequently, a first polysilicon film 8 for lower electrodes is deposited on the contact hole filling and nitride film 7.

이어서, 실리콘질화막(7) 상에 증착한 하부전극용 제1 폴리실리콘막(8)을 패터닝하여 셀 지역(B) 상에 하부전극(8a)을 형성한다. 이어서, 도면에 도시하지는 않았으나, 상기 하부 전극(8a)을 패터닝한 후 유전체 박막을 형성한다.Subsequently, the first polysilicon film 8 for lower electrodes deposited on the silicon nitride film 7 is patterned to form the lower electrode 8a on the cell region B. FIG. Subsequently, although not shown in the drawing, the lower electrode 8a is patterned to form a dielectric thin film.

계속해서, 도 1e에 도시된 바와 같이, 하부전극(8a)을 형성한 결과물 상에 제2 폴리실리콘막(9)을 증착한다.Subsequently, as shown in FIG. 1E, the second polysilicon film 9 is deposited on the resultant of forming the lower electrode 8a.

이어서, 제2 폴리실리콘막(9)을 패터닝하기 위한 제1 감광막 패턴(10a)을 형성한다.Next, the first photosensitive film pattern 10a for patterning the second polysilicon film 9 is formed.

다음으로, 도 1f에 도시된 바와 같이, 제2 폴리실리콘막(9)을 패터닝 하여 셀 지역(B) 상에 상부전극(9a)을 형성한다. Next, as shown in FIG. 1F, the second polysilicon film 9 is patterned to form the upper electrode 9a on the cell region B. As shown in FIG.

계속해서, 도 1g에 도시된 바와 같이, 상기 셀 지역(B)의 상부전극(9a)이 형성된 결과물 상에 다층의 금속배선을 형성함과 동시에 인덕터를 형성하기 위한 다층의 금속 배선을 인덕터 지역(A) 상에 형성한다. 인덕터를 반도체 장치에 구현 할 때에는 금속배선을 코일 형태로 형성시켜서 구현하게 되는 것이다.Subsequently, as shown in FIG. 1G, the multilayer metal wiring for forming the inductor while forming the multilayer metal wiring on the resultant on which the upper electrode 9a of the cell region B is formed is formed. Form on A). When the inductor is implemented in a semiconductor device, the metal wiring is formed in the form of a coil.

이상과 같이 제조된 반도체 장치에서 금속배선으로 형성된 인덕터에서 실리콘 기판(1)으로 자기장이 흐르고(화살표 방향) 있는 것을 확인할 수 있다. In the semiconductor device manufactured as described above, it can be seen that the magnetic field flows (arrow direction) from the inductor formed of the metal wiring to the silicon substrate 1.                         

그리고, 실리콘 기판(1)으로 향한 자기장은 실리콘 기판(1)내에서 전류를 유도하여 이웃 셀 지역으로 누설 전류를 발생시켜 셀 동작에 손상을 입히게 되는 문제점을 야기한다.
In addition, the magnetic field directed to the silicon substrate 1 causes a problem that induces a current in the silicon substrate 1 to generate a leakage current to a neighboring cell region, thereby damaging cell operation.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 인덕터에서 실리콘 기판으로 향하는 자기장을 차단하는 반도체 장치의 제조 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device which blocks a magnetic field from an inductor to a silicon substrate.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 인덕터 영역과 셀 영역으로 구분된 기판, 상기 셀 영역상에 배치된 캐패시터; 상기 인덕터 영역상에 배치된 인덕터, 및 상기 인덕터 영역에 상기 캐패시터의 전극막과 같은 층의 도전막으로 배치되며, 상기 인덕터의 자기장을 차단하기 위한 쉴드막을 구비하는 반도체 장치를 제공한다.According to an aspect of the present invention for achieving the above object, a substrate divided into an inductor region and a cell region, a capacitor disposed on the cell region; A semiconductor device includes an inductor disposed on the inductor region, and a shielding layer disposed in the inductor region and having a conductive film of the same layer as the electrode film of the capacitor, and shielding a magnetic field of the inductor.

또한, 본 발명은 인덕터 영역과 셀 영역으로 구분된 기판상에 절연막을 형성하는 단계, 상기 셀 영역의 절연막상에 캐패시터를 형성하되, 상기 인덕터 영역의 절연막상에는 상기 캐패시터용 전극막과 같은 층의 막으로 쉴드막을 형성하는 단계, 및 상기 캐패시터 상에 다층의 배선을 형성하되, 상기 다층의 배선으로 상기 쉴드막상에 인덕터를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한 다.
In addition, the present invention is to form an insulating film on a substrate divided into an inductor region and a cell region, a capacitor is formed on the insulating film of the cell region, the film of the same layer as the electrode film for the capacitor on the insulating film of the inductor region Forming a shield film, and forming a multilayer wiring on the capacitor, and forming an inductor on the shield film using the multilayer wiring.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사항을 용이하게 실시할 수 있을 정도로 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical matters of the present invention. .

도 2a 및 도 2i는 본 발명의 일실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도이다.2A and 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 장치의 제조 방법은 우선, 도 2a에 도시된 바와 같이, 인턱터 지역(A)과 셀 지역(B)으로 구분되는 실리콘 기판(101)의 소자분리영역에 트렌치형태의 소자분리막(102)을 형성한다In the method of manufacturing a semiconductor device according to an embodiment of the present invention, first, as shown in FIG. The device isolation film 102 is formed.

다음으로, 도 2b에 도시된 바와 같이, 소자분리막(102)을 형성한 결과물 상에 게이트 산화막(103) 및 측벽 스페이서 질화막(105)과 게이트 적극(104)을 구비하는 게이트 패턴을 형성한다.Next, as shown in FIG. 2B, a gate pattern including a gate oxide film 103, a sidewall spacer nitride film 105, and a gate positive electrode 104 is formed on the resultant device isolation film 102.

계속해서, 도 2c에 도시된 바와 같이, 게이트 전극(104)이 형성된 결과물 상에 BPSG(Boro Phopho Silicate Glass)막으로 된 층간절연산화막(106)를 증착한 후, 상기 층간절연산화막(106) 상에 실리콘질화막(107)을 증착한다.Subsequently, as shown in FIG. 2C, an interlayer dielectric oxide film 106 made of a Boro Phopho Silicate Glass (BPSG) film is deposited on the resultant product on which the gate electrode 104 is formed, and then on the interlayer dielectric oxide film 106. The silicon nitride film 107 is deposited on the substrate.

여기서, 층간절연산화막(106) 증착후 화학적기계적연마를 통해 평탄화를 수행한다.Here, planarization is performed through chemical mechanical polishing after the deposition of the interlayer dielectric oxide film 106.

다음으로, 도 2d에 도시된 바와 같이, 이웃하는 게이트 전극(104) 사이의 실리콘 기판(101)이 노출 되도록 질화막(107) 및 층간절연산화막(106)을 선택적으로 식각하여 콘택홀을 형성한다. Next, as shown in FIG. 2D, a contact hole is formed by selectively etching the nitride film 107 and the interlayer dielectric oxide film 106 to expose the silicon substrate 101 between the neighboring gate electrodes 104.

이어서, 제1 폴리실리콘막(108)으로 상기 콘택홀 매립과 상기 질화막(107) 상에 증착한다. Subsequently, a first polysilicon film 108 is deposited on the contact hole filling and the nitride film 107.

이어서, 질화막(107) 상에 증착한 제1 폴리실리콘막(108)을 패터닝하여 셀 지역 상에 하부전극(108a)을 형성한다.Subsequently, the first polysilicon film 108 deposited on the nitride film 107 is patterned to form a lower electrode 108a on the cell region.

이어서, 도면에 도시하지는 않았으나, 상기 하부 전극(108a)를 패터닝한 후 유전체 박막을 형성한다.Subsequently, although not shown in the drawing, the lower electrode 108a is patterned to form a dielectric thin film.

계속해서, 도 2e에 도시된 바와 같이, 하부전극(108a)을 형성한 결과물 상에 제2 폴리실리콘막(109)을 증착한다.Subsequently, as shown in FIG. 2E, a second polysilicon film 109 is deposited on the resultant of forming the lower electrode 108a.

이어서, 제2 폴리실리콘막(109)을 패터닝하기 위한 제1 감광막 패턴(110a)를 형성한다.Subsequently, a first photoresist film pattern 110a for patterning the second polysilicon film 109 is formed.

다음으로, 도 2f에 도시된 바와 같이, 제2 폴리실리콘막(109)을 패터닝 하여 상부전극(109a)을 형성한 후 상기 상부전극(109a)을 형성한 결과물 상에 실리사이드 방지 산화막(111)을 증착한다.Next, as illustrated in FIG. 2F, the second polysilicon layer 109 is patterned to form the upper electrode 109a, and then the silicide prevention oxide film 111 is formed on the resultant of forming the upper electrode 109a. Deposit.

이때, 셀 지역(B) 뿐만 아니라 인덕터 지역(A)에도 상부전극(109a)을 형성한다.At this time, the upper electrode 109a is formed not only in the cell region B but also in the inductor region A. FIG.

또한, 인턱터 지역(A)의 상부전극(109a)은 상부전극용 폴리실리콘막을 사용하며, 100~2000Å의 두께로 형성한다.In addition, the upper electrode 109a of the inductor region A uses a polysilicon film for the upper electrode, and is formed to have a thickness of 100 to 2000 mW.

이어서, 실리사이드 방지 산화막(111)을 패터닝 하기 위한 제2 감광막 패턴(112a)를 형성한다. Next, a second photosensitive film pattern 112a for patterning the silicide prevention oxide film 111 is formed.                     

계속해서, 도 2g에 도시된 바와 같이, 상기 실리사이드 방지 산화막(111)를 패터닝 한 후 상기 실리사이드 방지 산화막(111a)를 패터닝한 결과물 상에 금속층(113)을 증착한다.Subsequently, as shown in FIG. 2G, the silicide prevention oxide film 111 is patterned, and then the metal layer 113 is deposited on the resultant of the silicide prevention oxide film 111a.

이때, 금속층(113)은 티타늄 및 코발트를 사용한다.At this time, the metal layer 113 uses titanium and cobalt.

다음으로, 도 2h에 도시된 바와 같이, 금속층(113)을 제거한 후 열공정으로 인덕터 지역(A) 상부전극(109a) 실리사이드막(114)을 형성한다. 이때, 실리사이드막(114)이 쉴드막으로 작용한다.Next, as shown in FIG. 2H, the silicide layer 114 of the upper electrode 109a of the inductor region A is formed by thermal processing after removing the metal layer 113. At this time, the silicide film 114 serves as a shield film.

상기 실리사이드막(114)은 상부전극용 폴리실리콘막의 전기전도도를 높이기 위해 선택적으로 실리사이드화 하는 것이며, 상기 실리사이드막(114)은 인덕터 지역(A)에서 실리콘 기판(101)으로 흐르는 자기장을 차단하는 기능을 한다.The silicide layer 114 selectively silicides to increase the electrical conductivity of the upper silicon polysilicon layer, and the silicide layer 114 blocks a magnetic field flowing from the inductor region A to the silicon substrate 101. Do it.

계속해서, 도 2i에 도시된 바와 같이, 상기 셀 지역(B)의 상부전극(9a) 상에 다층의 금속배선을 형성함과 동시에 인덕터 지역(A)의 실리사이드막(114) 상에 인덕터를 형성하기 위해 다층의 금속 배선을 형성한다. Subsequently, as shown in FIG. 2I, a multilayer metal wiring is formed on the upper electrode 9a of the cell region B and an inductor is formed on the silicide film 114 of the inductor region A. In order to form a multi-layered metal wiring.

여기서, 인덕터 지역(A) 상부에 있는 금속배선에서 실리콘 기판(101)으로 자기장이(화살표 방향) 상부전극(109a) 상의 실리사이드막(114)에 의해 차단됨을 확인할 수 있다.Here, it can be seen that the magnetic field (arrow direction) is blocked by the silicide film 114 on the upper electrode 109a in the metal wiring on the inductor region A. FIG.

상기 실리사이드막(114) 및 제2 폴리실리콘막(109)으로 형성된 상부전극(109a)은 실리콘 기판(101)보다 전도도가 크고, 하부에 형성된 층간절연산화막(106, BPSG막)은 실리콘 기판(101)과 실리사이드막(114) 및 상부전극(109a)을 완벽히 격리시킨다. The upper electrode 109a formed of the silicide layer 114 and the second polysilicon layer 109 has a higher conductivity than that of the silicon substrate 101, and the interlayer insulating oxide layer 106 (BPSG layer) formed underneath the silicon substrate 101. ) And the silicide layer 114 and the upper electrode 109a are completely isolated.                     

따라서, 인덕터에서 실리콘 기판(101)으로 향하는 자기장을 차단하여 자기장으로 인해 생기는 누설전류를 방지한다.
Therefore, the magnetic field directed from the inductor to the silicon substrate 101 is blocked to prevent leakage current caused by the magnetic field.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

이상에서 살펴본 바와 같이, 본 발명은 인덕터에서 실리콘 기판으로 향하는 자기장에 의해 유도된 전류를 차단하여 셀 지역의 소프트 에러 발생율을 줄이는 효과가 있다.
As described above, the present invention cuts the current induced by the magnetic field from the inductor to the silicon substrate, thereby reducing the soft error occurrence rate in the cell region.

Claims (11)

인덕터 영역과 셀 영역으로 구분된 기판;A substrate divided into an inductor region and a cell region; 상기 셀 영역상에 배치된 캐패시터;A capacitor disposed on the cell region; 상기 인덕터 영역상에 배치된 인덕터; 및An inductor disposed on the inductor region; And 상기 인덕터 영역에 상기 캐패시터의 전극막과 같은 층의 도전막으로 배치되며, 상기 인덕터의 자기장을 차단하기 위한 쉴드막A shield film disposed in the inductor region as a conductive film of the same layer as the electrode film of the capacitor, and shielding a magnetic field of the inductor. 을 구비하는 반도체 장치.A semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 쉴드막은 상기 캐패시터의 상부전극용 도전막으로 배치되는 것을 특징으로 하는 반도체 장치.And the shield film is disposed as a conductive film for the upper electrode of the capacitor. 제 2 항에 있어서,The method of claim 2, 상기 쉴드막은 금속실리사이드막으로 배치되는 것을 특징으로 하는 반도체 장치.And the shield film is disposed as a metal silicide film. 제 1 항에 있어서,The method of claim 1, 상기 금속실리사이드막은 티타늄 또는 코발트를 이용한 막인 것을 특징으로 하는 반도체 장치.The metal silicide film is a semiconductor device, characterized in that the film using titanium or cobalt. 제 1 항에 있어서, The method of claim 1, 상기 쉴드막과 상기 기판 사이는 BPSG막으로 절연되어 있는 것을 특징으로 하는 반도체 장치.And the shield film and the substrate are insulated with a BPSG film. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터의 상단영역 다층의 금속배선이 배치되며, 상기 인덕터는 상기 다층의 배선과 같은 도전막들로 이루어진 것을 특징으로 하는 반도체 장치.And a plurality of metal wirings in the upper region of the capacitor are disposed, and the inductor is made of the same conductive films as the multilayer wirings. 인덕터 영역과 셀 영역으로 구분된 기판상에 절연막을 형성하는 단계;Forming an insulating film on a substrate divided into an inductor region and a cell region; 상기 셀 영역의 절연막상에 캐패시터를 형성하되, 상기 인덕터 영역의 절연막상에는 상기 캐패시터용 전극막과 같은 층의 막으로 쉴드막을 형성하는 단계; 및Forming a capacitor on the insulating film of the cell region, and forming a shielding film on the insulating film of the inductor region with a film of the same layer as the capacitor electrode film; And 상기 캐패시터 상에 다층의 배선을 형성하되, 상기 다층의 배선으로 상기 쉴드막상에 인덕터를 형성하는 단계Forming a multilayer wiring on the capacitor, and forming an inductor on the shield layer using the multilayer wiring 를 포함하는 반도체 장치의 제조방법.Method for manufacturing a semiconductor device comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 쉴드막은 상기 캐패시터의 상부전극용 전극막과 같은 층의 막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.And the shielding film is formed of a layer of the same layer as the electrode film for the upper electrode of the capacitor. 제 8 항에 있어서,The method of claim 8, 상기 쉴드막을 형성하는 단계는Forming the shield film 상기 캐패시터용 전극막과 같은 층의 쉴드용 도전막을 상기 인덕터 영역의 상기 절연막상에 형성하는 단계; 및Forming a shield conductive film of the same layer as the capacitor electrode film on the insulating film in the inductor region; And 상기 인덕터 영역에 형성된 쉴드용 도전막상에 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And forming a metal silicide film on the shield conductive film formed in the inductor region. 제 9 항에 있어서,The method of claim 9, 상기 금속실리사이드막은 코발트 또는 티타늄을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The metal silicide film is a method of manufacturing a semiconductor device, characterized in that formed using cobalt or titanium. 제 9 항에 있어서,The method of claim 9, 상기 금속실리사이드막을 형성하는 단계는Forming the metal silicide film 상기 캐패시터용 전극막상에 금속실리사이드막이 형성되지 않도록 하는 보호막을 형성하는 단계;Forming a protective film on the capacitor electrode film to prevent the metal silicide film from being formed; 상기 금속실리사이드 형성용 금속막을 쉴드용 도전막을 포함하는 기판 전면에 형성하는 단계;Forming the metal silicide forming metal film on the entire surface of the substrate including the shielding conductive film; 열공정으로 상기 쉴드용 도전막과 상기 금속막을 반응시켜 금속실리사이드막을 형성하는 단계;Forming a metal silicide film by reacting the shield conductive film with the metal film in a thermal process; 상기 금속실리사이드막으로 형성되지 않은 금속막을 제거하는 단계; 및Removing a metal film not formed of the metal silicide film; And 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And removing the protective film.
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