KR20060077779A - 스텝 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
스텝 게이트를 갖는 반도체 소자의 제조방법을 제공한다. 본 발명은 필드 산화막 및 액티브 영역에 단차를 갖는 실리콘 기판의 전면에 스텝 게이트로 이용되는 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 스텝 게이트로 이용되는 금속 실리사이드막을 형성하여 상기 폴리실리콘막 및 금속 실리사이드막으로 구성된 스텝 게이트 스택을 형성한다. 상기 금속 실리사이드막 상에 제1 하드 마스크막 및 제2 하드 마스크막을 순차적으로 형성하여 스텝 게이트 스택의 표면을 전체적으로 평탄화한다. 상기 스텝 게이트 스택을 형성한 후, 상기 금속 실리사이드막 상에 버퍼 절연막을 형성할 수 있다. 상기 제1 하드 마스크막은 평탄화 특성이 좋은 HDP CVD법을 이용한 산화막으로 형성하고, 상기 제2 하드 마스크막 또한 HDP CVD법을 이용한 질화막으로 형성할 수 있다.
스텝 게이트, 채널 길이
Description
도 1 내지 도 3은 본 발명에 의한 스텝 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 스텝 게이트를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라서 채널 길이가 비례적으로 감소하게 되므로 숏 채널 효과를 억제하기 위해 셀 문턱전압 이온주입 도즈량(cell Vt dose)을 지속적으로 증가시키게 된다. 이러한 셀 문턱전압 이온주입 도즈량의 증가는 필연적으로 국부적인 전계를 높여주어 DIBL(drain induced barrier lowering)과 같은 메커니즘에 의한 리프레쉬 특성이 저하된다.
따라서, 리프레쉬 특성을 향상시키기 위해 소자의 다자인 룰의 감소(shrink) 보다 작은 폭으로 채널 길이를 감소하여야 한다. 이를 위해 RCAT(recess cell array transistor) 공정이나 STAR(step gated asymmetry recess)셀 공정과 같은 것이 개발되고 있다.
이중에서 STAR 셀 공정은 RCAT 공정과 같은 게이트 부피의 증가는 없으나, GOI(gate oxide integration)의 열화와 같은 부작용 때문에 스토리지 노드 콘택의 리세스 단차를 높이는데 한계가 있어 채널 길이의 비약적인 증가를 얻기 어려운 단점이 있다. 또한, STAR 셀 공정은 RCAT와 마찬가지로 마스크 작업이 추가되어 공정상의 복잡함과 비용증가라는 단점이 있다.
특히, 상기 STAR 셀 공정은 스텝 게이트를 채용하고 있어서 게이트 스택을 쌓은 후에 게이트 스택의 표면의 단차로 인해 제조 공정상의 많은 문제점을 야기하는데, 특히 게이트 스택의 단차로 인해 쓰러짐이 발생하게 된다. 이에 따라, 게이트 스택의 표면을 평탄화시키는 것이 시도되고 있다.
상기 게이트 스택의 표면 평탄화는 게이트로 이용되는 폴리실리콘막을 화학기계적연마(CMP)하는 방법이 많이 시도되고 있다. 그러나, 게이트로 이용되는 폴리실리콘막을 화학기계적연마하는 공정은 제조 비용이 많이 들고, 폴리실리콘 레지듀 결함이 발생하나 이를 처리하기가 곤란하고, 웨이퍼 내의 폴리실리콘 두께의 균일도 불량 등의 많은 문제점이 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 STAR 셀 공정을 채용할 때 게이트 스택 상의 단차를 완화할 수 있는 스텝 게이트를 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 필드 산화막 및 액티브 영역에 단차를 갖는 실리콘 기판의 전면에 스텝 게이트로 이용되는 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 스텝 게이트로 이용되는 금속 실리사이드막을 형성하여 상기 폴리실리콘막 및 금속 실리사이드막으로 구성된 스텝 게이트 스택을 형성하는 단계 및 상기 금속 실리사이드막 상에 제1 하드 마스크막 및 제2 하드 마스크막을 순차적으로 형성하여 스텝 게이트 스택의 표면을 전체적으로 평탄화하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 스텝 게이트 스택을 형성한 후, 상기 금속 실리사이드막 상에 버퍼 절연막을 형성할 수 있다. 상기 제1 하드 마스크막은 평탄화 특성이 좋은 HDP CVD법을 이용한 산화막으로 형성할 수 있다. 상기 제2 하드 마스크막은 질화막으로 형성할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 3은 본 발명에 의한 스텝 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다. 구체적으로, 도 1 내지 도 3은 스텝 게이트를 구현하기 위해 게이트 스택 상의 단차를 완화할 수 있는 제조방법을 제공하는 것이다.
도 1에 도시한 바와, 필드 산화막(102) 및 액티브 영역에 단차를 갖는 실리콘 기판의 전면에 스텝 게이트로 이용되는 폴리실리콘막(104)을 형성한다. 상기 폴리실리콘막(104)은 하부 부분이 리세스된 형태가 된다.
이어서, 상기 스텝 게이트용 폴리실리콘막 상에 스텝 게이트로 이용되는 금속 실리사이드막(106), 예컨대 텅스텐 실리사이드막을 형성한다. 이에 따라, 상기 폴리실리콘막(104) 및 금속 실리사이드막(106)으로 구성된 스텝 게이트 스택(107)이 형성된다.
다음에, 상기 금속 실리사이드막(106) 상에 버퍼 절연막(108)을 얇게 형성한다. 상기 버퍼 절연막(108)은 PECVD(plasma enhanced chemical vapor deposition)법에 의한 산화막이나, PECVD법에 의한 질화막으로 형성한다. 상기 버퍼 절연막(108)은 필요에 따라 형성할 수 있으며, 필요하지 않을 경우 형성하지 않을 수 도 있다.
도 2에 도시한 바와 같이, 상기 버퍼 절연막(108)이나, 버퍼 절연막(108)을 형성하지 않을 경우에는 금속 실리사이드막(106) 상에 제1 하드 마스크막(108)을 형성한다. 상기 제1 하드 마스크막(110)은 산화막으로 형성한다. 상기 제1 하드 마스크막(110)으로 이용되는 산화막은 평탄화 특성이 우수한 HDP(high density plasma) CVD법을 이용하여 형성한다. 상기 HDP CVD법의 평탄화 특성을 이용하여 형성되는 제1 하드 마스크용 산화막으로 인해 스텝 게이트 스택(107)의 전체가 평탄화된다.
이어서, 상기 제1 하드 마스크막(110) 상에 제2 하드 마스크막(112)을 형성한다. 결과적으로, 제1 하드 마스크막 및 제2 하드 마스크막으로 인하여 스텝 게이트 스택(107)의 전체 평탄화를 도모한다. 상기 제2 하드 마스크막(112)은 PECVD법에 의한 질화막으로 형성한다.
또는, 상기 제2 하드 마스크막(112)은 NH3 가스나 N2O 가스를 이용하는 HDP CVD법을 이용하여 형성할 수 있다. 이럴 경우 제1 하드 마스크막(110) 및 제2 하드 마스크막(112)은 모두 HDP CVD법을 이용할 수 있으므로, 한 공정 내에서 다단계 공정으로 형성할 수 있다. 이는 in-situ 또는 ex-situ 중 어느 방법으로 진행하여도 상관없다.
도 3에 도시한 바와 같이, 상기 제2 하드 마스크막(112), 제1 하드 마스크막(110), 버퍼 절연막(108), 금속 실리사이드막(106), 폴리실리콘막(104)을 패터닝한다. 이에 따라, 금속 실리사이드막 패턴(106a) 및 폴리실리콘막 패턴(104a)으로 이루어지는 스텝 게이트 스택 패턴(107a)이 형성된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 바와 같이 본 발명은 HDP CVD법의 평탄화 특성을 이용하여 스텝 게이트용 금속 실리사이드 상에 제1 하드 마스크막을 산화막으로 형성한 다음, 제2 하드 마스크막으로 PECVD법에 의해 질화막을 형성하거나 HDP CVD법에 질화막을 형성하여 스텝 게이트 스택 전체의 평탄화를 도모할 수 있다.
Claims (7)
- 필드 산화막 및 액티브 영역에 단차를 갖는 실리콘 기판의 전면에 스텝 게이트로 이용되는 폴리실리콘막을 형성하는 단계와,상기 폴리실리콘막 상에 스텝 게이트로 이용되는 금속 실리사이드막을 형성하여 상기 폴리실리콘막 및 금속 실리사이드막으로 구성된 스텝 게이트 스택을 형성하는 단계 및상기 금속 실리사이드막 상에 제1 하드 마스크막 및 제2 하드 마스크막을 순차적으로 형성하여 스텝 게이트 스택의 표면을 전체적으로 평탄화하는 단계를 포함하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 스텝 게이트 스택을 형성한 후, 상기 금속 실리사이드막 상에 버퍼 절연막을 형성하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 버퍼 절연막은 PECVD법을 이용한 산화막 또는 질화막으로 형성하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 하드 마스크막은 평탄화 특성이 좋은 HDP CVD법을 이용한 산화막으로 형성하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2 하드 마스크막은 PECVD법을 이용한 질화막으로 형성하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 하드 마스크막은 HDP CVD법을 이용한 산화막으로 형성하고, 상기 제2 하드 마스크막은 HDP CVD법을 이용한 질화막으로 형성하는 것을 특징으로 하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 제1 및 제2 하드 마스크막은 in-situ 또는 ex-situ로 형성하는 것을 특징으로 하는 스텝 게이트를 갖는 반도체 소자의 제조방법.
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2004
- 2004-12-30 KR KR1020040117312A patent/KR20060077779A/ko not_active Application Discontinuation
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| US10663863B2 (en) | 2015-10-23 | 2020-05-26 | Samsung Sdi Co., Ltd. | Method of producing layer structure, and method of forming patterns |
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