KR20060077013A - 반도체 소자의 듀얼 다마신 구조 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 공정에 있어서, 구리 배선을 위한 듀얼 다마신 구조를 형성하는 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은, 반도체 소자의 구리 배선을 형성하기 위한 듀얼 다마신 공정에 있어서, a) 구리층 상에 형성된 제1 질화실리콘막(SiN)/산화막(SiO2)/제2 질화실리콘막(SiN)으로 이루어진 금속간 물질층(IMD) 상에 비아홀 패턴을 형성하는 단계; b) 반응성이온 식각(RIE)을 실시하여 비아홀을 형성하는 단계; c) 트렌치 패턴 작업을 실시하여 제1 질화실리콘막을 개방시키는 단계; d) 상기 제2 질화실리콘 막질을 이용하여 트렌치 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계; 및 e) 반응성이온 식각(RIE)을 실시하여 상기 제1 질화실리콘막을 개방하고, 듀얼 다마신 구조를 형성하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선하여 반도체 소자의 수율을 증가시키고, 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있다.
듀얼 다마신, 질화실리콘 마스크, IMD, 구리 배선, RIE

Description

반도체 소자의 듀얼 다마신 구조 형성 방법 {A method for forming dual damascene structure of semiconductor device}
도 1a 내지 도 1i는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.
본 발명은 반도체 소자의 듀얼 다마신 구조 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 공정에 있어서, 구리 배선을 위한 듀얼 다마신 구조를 형성하는 방법에 관한 것이다.
최근, 동작 스피드가 향상되고 초고집적된 반도체 소자를 제조하는데 있어서 기생 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다. 기생 RC가 작은 배선을 형성하기 위해서는 비저항이 낮은 금속을 배선 물질로 사용하거나 유전율이 낮은 물질로 절연막을 형성할 필요가 있다.
예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 물질이나 또는 이 들의 합금 등이 배선 물질로 관심의 대상이 되고 있다. 이 중에서 현재는 구리를 사용하여 각종 배선을 형성하는 것에 대한 연구가 활발하게 진행되고 있다.
구리는 비저항이 작을 뿐만이 아니라 가격이 싸고 공정의 부담이 적은 장점을 가지고 있다. 또한, 알루미늄과는 달리 일렉트로마이그레이션(electro- migration) 현상에 대한 내성이 큰 것 또한 장점이다.
상기한 장점들로 인하여 구리를 배선 물질로 널리 사용하지만, 최종 배선층의 배선을 구리로 만드는 경우에는 배선의 본딩(bonding)을 위해서 알루미늄 패드(pad)를 추가적으로 만들어야 하는 단점이 있다. 최종 배선층의 배선을 알루미늄을 사용하여 만들게 되면 알루미늄 패드를 추가적으로 만들 필요가 없기 때문에 공정상으로 간단하며 경제적으로도 유리하다.
그러나 이 경우에 최종 배선과 그 하부에 형성되어 있는 도전체를 연결하는 비아 콘택은 구리로 만들어지며, 구리로 만들어진 비아 콘택은 일반적으로 싱글 다마신 구조가 널리 사용되고 있다.
이와 같이 구리를 사용하여 만들어진 싱글 다마신 구조의 비아 콘택은 상기한 경우뿐만이 아니라 상, 하부 도전체를 연결하는 구조에서 널리 이용되고 있다. 또한, 집적도의 진전으로 배선층의 수가 증가하면서 상, 하부 배선을 연결하는 콘택의수도 많아지고 그 깊이도 증가하고 있는 추세이다.
위와 같이 구리를 비아 콘택이나 기타 배선 물질로 널리 사용하지만 구리는 다음과 같은 특성을 지니고 있다.
첫째, 구리는 여러 물질과 화학적 친화도가 크기 때문에 실리콘 기판이나 실 리콘 산화막으로 쉽게 확산된다. 구리가 확산되는 것을 방지하는 한편 접착력의 향상을 위하여 티타늄이나 탄탈륨 계열의 금속 합금을 사용한 장벽층을 콘택과 실리콘 산화막 사이에 형성하는 방법이 일반적으로 이용된다.
또한, 구리는 산화성도 크기 때문에 외부에 노출되면 쉽게 산화된다. 구리가 산화하면 배선의 저항 및 스트레스를 증가시켜 칩의 전기적 특성을 열화시키는 원인이 될 수 있다. 따라서, 구리의 산화를 방지하기 위하여 구리 배선층의 외부에 산화 방지막을 추가적으로 형성하기도 한다.
그리고, 구리의 배선 패턴을 형성하는 방법으로는 다마신 공정이 일반적으로 사용된다. 구리는 식각 공정을 이용하여 배선 패턴을 형성하기 어렵기 때문이다. 다마신 공정은 그 구조에 따라서 싱글 다마신 공정 또는 듀얼 다마신 공정 등으로 나누어진다.
일반적으로, 0.13㎛m 이하의 로직(logic) 공정은 RC 지연(delay) 등의 문제로 인하여 알루미늄(Al) 배선 대신에 구리(Cu) 배선을 사용하고 있다.
전술한 바와 같이, 이러한 구리(Cu) 배선의 경우, 알루미늄(Al) 배선과는 달리 다마신(damascene) 공정을 이용하여 패턴 작업(patterning)을 하게 되며, 이후 ECP(Electro Chemical Plating) 등의 공정을 거쳐 구리(Cu) 배선을 형성하게 된다.
이러한 일련의 과정은 여러 공정을 거치게 됨에 따라 공정 시간(Turn Around Time: TAT) 증가, 파티클 생성(particle generation), 비용 증가 등의 문제점을 내포하고 있다.
한편, 도 1a 내지 도 1i는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.
종래의 기술에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은, 먼저, 도 1a를 참조하면, 구리 필름(11) 상에 질화실리콘막(12)이 형성되어 있고, 상기 질화실리콘막(12) 상에 FSG/SiH4가 적층되어 IMD 산화막(13)이 형성된 상태에서, 상기 IMD 산화막(13) 상에 제1 포토레지스트(14)를 마스크로 하여 상기 질화실리콘막(12)까지 비아를 형성한다. 즉, 비아 PEP(Photo-Engraving Process) 및 비아 반응성이온 식각(RIE)을 실시하여 비아홀을 형성한다.
다음으로, 도 1b를 참조하면, 상기 비아홀 상에 제2 포토레지스트(15)를 충진하고 에치백(Etch Back) 공정을 실시한다.
다음으로, 도 1c를 참조하면, 트렌치를 형성하기 위해서 제3 포토레지스트(16)를 패턴으로 하여 트렌치 PEP를 실시한다.
다음으로, 도 1d를 참조하면, 상기 제3 포토레지스트(16)를 마스크로 하여 반응성이온 식각(RIE)을 실시하여 트렌치를 형성한다. 여기서, 도면부호 A는 트렌치가 형성된 것을 보여주며, 이때, 상기 충진된 포토레지스트(15')도 함께 식각된다.
다음으로, 도 1e를 참조하면, 상기 트렌치 RIE에 의해 생성된 잔류물을 제거하게 위해 애싱(Ashing)을 실시하여 상기 충진된 포토레지스트(15')를 제거한다. 여기서, 도면부호 B는 상기 트렌치 RIE에 의해 생성된 잔류물을 나타낸다.
다음으로, 도 1f를 참조하면, 상기 질화실리콘(12)을 반응성이온 식각(RIE) 에 의해 제거하는데, 이때, 상기 트렌치 및 비아홀 상의 내벽에 폴리머(Polymer: 17)가 증착된다.
다음으로, 도 1g를 참조하면, 상기 증착된 폴리머를 제거하도록 습식 세정(Cleaning) 작업을 실시한다. 하지만, 도면부호 C로 도시된 바와 같이 상기 폴리머는 모두 제거되지 않고 일부 잔류물이 잔재하게 된다.
다음으로, 도 1h를 참조하면, 상기 폴리머 잔류물이 잔재된 상태에서, 노출된 전면에 금속장벽(Barrier Metal: BM)(18)을 증착한다.
다음으로, 도 1i를 참조하면, 구리(Cu) ECP(Electro Chemical Plating)를 실시하여 구리 충진하고 Cu 배선을 형성한다. 여기서, 전술한 폴리머 잔류물에 의해 보이드(Void)가 발생할 수 있고, 또한, 상기 폴리머 잔류물은 RC 성능을 열화시키는 요인으로 작용한다.
다시 말하면, 종래 기술에 따른 듀얼 다마신(dual damascene) 공정에 의해 Cu 배선을 형성하게 되는데, 그 공정 순서는 비아 퍼스트(Via first)의 경우 비아PEP(Via PEP) → 비아 RIE(Via RIE) → 포토레지스트 스트립(PR Strip) → 포토레지스트 충진(PR fill) → 포토레지스트 에치백(PR etch back) → 트렌치 PEP(Trench PEP) → 트렌치(Trench RIE) → 포토레지스트 스트립(PR strip) → 질화실리콘막 RIE(SiN RIE) → 습식 세정(Wet Cleaning) → 금속장벽 증착(BM Deposition) → 구리 씨드층 증착(Cu Seed Deposition) → ECP → 평탄화(CMP)의 등의 공정을 거치게 된다.
이러한 공정 가운데 트렌치 RIE(도 1d 참조)→포토레지스트 스트립(PR strip)(도 1e 참조)→질화실리콘 RIE(SiN RIE)(도 1f 참조)의 공정은 구리 표면(Cu surface)의 처리 문제와 더불어 매우 중요한 공정이다.
종래의 듀얼 다마신 형성 공정은 전술한 3가지 중요 공정으로 이루어지지만, 도 1d에 도시된 트렌치(Trench) 반응성이온 식각(RIE) 이후에 부산물(byproduct)이 발생하고, 또한, 도 1f에 도시된 질화실리콘막(12) RIE 이후의 부산물 등이 구리 표면에 잔류하게 됨에 따라, 후속적으로 실시되는 금속 장벽(18) 공정 시에 RC 저항을 증대시키고, 또한, Cu 보이드(void)를 유발시키게 된다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선할 수 있는 반도체 소자의 듀얼 다마신 구조 형성 방법을 제공하기 위한 것이다.
또한, 상기 문제점을 해결하기 위한 본 발명의 다른 목적은, 반도체 소자의 듀얼 다마신 구조 형성시에, 제조 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있는 반도체 소자의 듀얼 다마신 구조 형성 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은,
반도체 소자의 구리 배선을 형성하기 위한 듀얼 다마신 공정에 있어서,
a) 구리층 상에 형성된 제1 질화실리콘막(SiN)/산화막(SiO2)/제2 질화실리콘막(SiN)으로 이루어진 금속간 물질층(IMD) 상에 비아홀 패턴을 형성하는 단계;
b) 반응성이온 식각(RIE)을 실시하여 비아홀을 형성하는 단계;
c) 트렌치 패턴 작업을 실시하여 제1 질화실리콘막을 개방시키는 단계;
d) 상기 제2 질화실리콘 막질을 이용하여 트렌치 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계; 및
e) 반응성이온 식각(RIE)을 실시하여 상기 제1 질화실리콘막을 개방하고, 듀얼 다마신 구조를 형성하는 단계
를 포함하는 것을 특징으로 한다.
여기서, 상기 e) 단계의 듀얼 다마신 구조는 비아 퍼스트(via first) 구조인 것을 특징으로 한다.
여기서, 상기 a) 단계의 IMD 구조는 제1 질화실리콘막(SiN) 및 제2 질화실리콘막(SiN) 사이에 산화막(SiO2)이 존재하는 샌드위치(sandwich) 구조를 갖는 것을 특징으로 한다.
여기서, 상기 b) 단계는 불화탄소(CF) 계열의 기체를 이용하여 상기 제2 질화실리콘막에 대해 고선택비를 요구하는 플라즈마 식각(plasma etch)을 실시하는 것을 특징으로 한다.
여기서, 상기 b) 단계는 포토레지스트(PR) 마스크를 이용하여 탄소 함유량(C ratio)이 높은 기체를 이용한 플라즈마 식각을 실시하며, 상기 탄소 함유량(C ratio)이 높은 기체는 C4F8 또는 C5F8인 것을 특징으로 한다.
여기서, 상기 d) 단계는, d-1) 포토레지스트(PR) 마스크를 이용하여 제1 질화실리콘막을 먼저 개방하는 단계; d-2) 상기 개방된 제1 질화실리콘막에 대해 애싱/스트립(Ashing/Strip) 공정을 실시하는 단계; 및 d-3) 상기 제2 질화실리콘막을 마스크로 이용하여 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계를 포함할 수 있다.
여기서, 상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 탄소 함유량(C ratio)이 높은 기체를 사용하여 상기 제2 질화실리콘에 대해 고선택비를 요구하는 플라즈마 식각을 실시하며, 상기 탄소 함유량(C ratio)이 높은 기체는 C4F8 또는 C5F8인 것을 특징으로 한다.
여기서, 상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 포토레지스트(PR) 마스크를 이용할 경우에 비해 잔유 부산물(residual byproduct)을 감소시키는 것을 특징으로 한다.
여기서, 상기 b) 단계는 잔유 부산물을 감소시키기 위하여 포토레지스트 충진 공정 없이 진행되는 것을 특징으로 한다.
따라서, 본 발명에 따르면, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선하여 반도체 소자의 수율을 증가시키고, 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 설명한다.
본 발명의 실시예는 전술한 종래의 기술에 따른 듀얼 다마신 구조 형성시에 요구되는 공정 단계의 수를 줄임과 동시에 표면을 깨끗하게 처리함으로써, Cu 공정에서 나타나는 여러 불량 원인을 제거하게 된다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법을 나타내는 공정 흐름도이다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조 형성 방법은, 먼저, 도 2a를 참조하면, 구리층(21) 상에 제1 질화실리콘막(22)이 형성되고, 상기 제1 질화실리콘막(22) 상에 산화막(23) 및 제2 질화실리콘막(24)이 형성되어 있는 IMD 구조에 비아 PEP(Photo-Engraving Process)를 실시한다.
여기서, 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 구조는, 종래의 공정과 다른 IMD 구조를 형성하게 된다. 즉, 도 1a를 다시 참조하면, 종래의 기술에 따른 IMD 구조는, Cu층(11) 상에 PE-SiN(12)이 형성되고, 그 상부에 PE-산화막/FSG/PE-산화막으로 이루어진 IMD 산화막(13)의 구조를 채택하고 있다. 여기서, 상기 SiN 층(12)은 구리 라인(Cu line)을 보호하기 위하여 사용되며, 이때, 각각의 막질은 제품의 특성에 맞게 유전상수를 고려하여 구성된다.
구체적으로, 본 발명의 실시예에 따른 IMD 구조는 전술한 종래의 IMD 구조의 PE-산화막 위에 PE-SiN 캡층(capping layer)을 한 층 더 사용함으로써, 금속간 물 질층(IMD) 구조는 PE-SiN/SiO2(USG/FSG)/PE-SiN로 이루어지는 샌드위치(sandwich) 구조를 갖게 된다.
다시 말하면, Cu층(21) 상에 PE-SiN(22)/산화막(23)/PE-SiN(24)의 IMD 막질을 사용하게 된다.
이후, 종래의 듀얼 다마신 공정과 같이 비아 트렌치(Via trench) PEP(Photo-Engraving Process)를 실시하고, 다음으로, 도 2b를 참조하면, 비아(Via) RIE를 실시하여 비아 트렌치를 형성하고, 이후, 상기 포토레지스트는 스트립(strip)한다.
따라서, 본 발명의 실시예에서는 종래의 공정과 달리 포토레지스트 충진(PR fill) 및 에치백(etch back) 공정을 생략(skip)하게 된다. 이것은 종래 공정에서 문제시되는 포토레지스트 충진/에치백 공정으로 인한 부산물 및 폴리머(polymer)의 생성을 원천적으로 방지함으로써, 이후 발생할 수 있는 구리 보이드를 방지하고, RC 감소 등을 크게 개선하게 된다.
여기서, 비아 식각(Via etch)은 불화탄소(CF) 계열의 기체, 예를 들어, 포토레지스트(PR) 마스크를 이용하여 C4F8/C5F8 등의 탄소 함유량(C ratio)이 높은 기체를 이용하여 제2 질화실리콘막(24)에 대해 고선택비를 요구하는 플라즈마 식각(plasma etch)을 실시한다.
다음으로, 도 2c 및 도 2d를 참조하면, 트렌치 PEP 패턴 작업을 실시하고, 또한, 연속적으로 트렌치 PEP를 실시하게 된다.
다음으로, 도 2e를 참조하면, 본 발명의 실시예에 따른 트렌치 PEP 패턴 작 업은, 트렌치 RIE 시에 기존 공정(도 1d 참조)과 달리 제1 질화실리콘막(22)만 개방시키게 된다. 이후, 애싱/스트립(Ashing/Strip) 공정을 통하여 포토레지스트(PR) 및 잔류 폴리머 등을 제거하게 된다.
다음으로, 도 2f를 참조하면, 전술한 일련의 공정을 거친 후에, 상기 제2 질화실리콘 막질(24')을 이용하여 트렌치 RIE를 실시하게 되는데, 이때, 상기 질화실리콘막(24')에 대해 고선택비를 요구하는 플라즈마 식각을 실시하게 된다.
다시 말하면, 상기 트렌치 식각(trench etch)은 포토레지스트(PR) 마스크를 이용하여 제1 질화실리콘막(22)만 먼저 개방하고, 애싱/스트립 공정을 거친 후에 제2 질화실리콘 마스크(24')를 이용하여 트렌치 패턴을 형성하게 된다.
또한, 상기 제2 질화실리콘 마스크(24')를 이용하는 트렌치 식각은 C4F8/C5F 8 등의 탄소 함유량(C ratio)이 높은 기체를 사용하여 질화실리콘(SiN)과의 고선택비를 갖는다. 또한, 상기 제2 질화실리콘 마스크(24')를 이용하는 트렌치 식각은, 포토레지스트(PR) 충진 공정은 사용하지 않기 때문에 종래의 포토레지스트(PR) 마스크를 이용할 경우보다 잔유 부산물(residual byproduct)을 감소시키게 된다.
다음으로, 도 2g를 참조하면, 상기 제1 질화실리콘막(22) 개방을 하게 되면, 비아 퍼스트(via first) 구조의 듀얼 다마신을 위한 패턴이 형성되는 것이다.
다음으로, 도 2h를 참조하면, 상기 완성된 듀얼 다마신 구조에 대해 습식 세정(Cleaning) 작업을 실시하고, 다음으로, 도 2i를 참조하면, 노출된 전면에 금속장벽(Barrier Metal: BM)(28)을 증착한다.
다음으로, 도 2j를 참조하면, 구리(Cu) ECP(Electro Chemical Plating)를 실시하여 구리(29)를 충진하고, 후속적으로 CMP 평탄화 과정을 통해 Cu 배선이 형성된다.
결론적으로, 본 발명의 실시예에 따른 듀얼 다마신 구조는, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써, 잔류 폴리머 등에 의한 결함을 개선할 수 있을 뿐만 아니라 포토레지스트 충진 공정도 생략할 수 있게 되므로, 폴리머를 제거할 수 있는 것 외에 공정 단계를 줄일 수 있다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따르면, 트렌치 식각 시에 포토레지스트 마스크(PR mask) 대신에 질화실리콘 마스크(SiN mask)를 이용함으로써 잔류 폴리머 등에 의한 결함을 개선하여 반도체 소자의 수율을 증가시키고, 공정 단계를 단순화함으로써 제조 비용을 절감할 수 있다.

Claims (11)

  1. 반도체 소자의 구리 배선을 형성하기 위한 듀얼 다마신 공정에 있어서,
    a) 구리층 상에 형성된 제1 질화실리콘막(SiN)/산화막(SiO2)/제2 질화실리콘막(SiN)으로 이루어진 금속간 물질층(IMD) 상에 비아홀 패턴을 형성하는 단계;
    b) 반응성이온 식각(RIE)을 실시하여 비아홀을 형성하는 단계;
    c) 트렌치 패턴 작업을 실시하여 제1 질화실리콘막을 개방시키는 단계;
    d) 상기 제2 질화실리콘 막질을 이용하여 트렌치 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계; 및
    e) 반응성이온 식각(RIE)을 실시하여 상기 제1 질화실리콘막을 개방하고, 듀얼 다마신 구조를 형성하는 단계
    를 포함하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  2. 제1항에 있어서,
    상기 e) 단계의 듀얼 다마신 구조는 비아 퍼스트(via first) 구조인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  3. 제1항에 있어서,
    상기 a) 단계의 IMD 구조는 제1 질화실리콘막(SiN) 및 제2 질화실리콘막 (SiN) 사이에 산화막(SiO2)이 존재하는 샌드위치(sandwich) 구조를 갖는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  4. 제1항에 있어서,
    상기 b) 단계는 불화탄소(CF) 계열의 기체를 이용하여 상기 제2 질화실리콘막에 대해 고선택비를 요구하는 플라즈마 식각(plasma etch)을 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  5. 제4항에 있어서,
    상기 b) 단계는 포토레지스트(PR) 마스크를 이용하여 탄소 함유량(C ratio)이 높은 기체를 이용한 플라즈마 식각을 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  6. 제5항에 있어서,
    상기 탄소 함유량(C ratio)이 높은 기체는 C4F8 또는 C5F8인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  7. 제1항에 있어서, 상기 d) 단계는,
    d-1) 포토레지스트(PR) 마스크를 이용하여 제1 질화실리콘막을 먼저 개방하 는 단계;
    d-2) 상기 개방된 제1 질화실리콘막에 대해 애싱/스트립(Ashing/Strip) 공정을 실시하는 단계; 및
    d-3) 상기 제2 질화실리콘막을 마스크로 이용하여 반응성이온 식각(RIE)을 실시하여 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  8. 제7항에 있어서,
    상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 탄소 함유량(C ratio)이 높은 기체를 사용하여 상기 제2 질화실리콘에 대해 고선택비를 요구하는 플라즈마 식각을 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  9. 제8항에 있어서,
    상기 탄소 함유량(C ratio)이 높은 기체는 C4F8 또는 C5F8인 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  10. 제7항에 있어서,
    상기 d-3) 단계의 제2 질화실리콘 마스크를 이용하는 트렌치 식각은 포토레 지스트(PR) 마스크를 이용할 경우에 비해 잔유 부산물(residual byproduct)을 감소시키는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
  11. 제1항에 있어서,
    상기 b) 단계는 잔유 부산물을 감소시키기 위하여 포토레지스트 충진 공정 없이 진행되는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 구조 형성 방법.
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