KR20060074777A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20060074777A
KR20060074777A KR1020040113895A KR20040113895A KR20060074777A KR 20060074777 A KR20060074777 A KR 20060074777A KR 1020040113895 A KR1020040113895 A KR 1020040113895A KR 20040113895 A KR20040113895 A KR 20040113895A KR 20060074777 A KR20060074777 A KR 20060074777A
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박원규
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매그나칩 반도체 유한회사
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Abstract

본 발명은 해커들에 의한 디프로세스 공정시 코딩셀과 언코딩셀이 쉽게 구분되어 저장된 데이터가 해킹되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것으로, 이를 위해, 본 발명에서는 코딩셀이 형성되는 코딩영역과 언코딩셀이 형성되는 언코딩영역으로 정의되는 기판과, 상기 코딩영역에 제1 두께를 갖는 제1 게이트 산화막을 포함하는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 제1 소오스/드레인 영역을 포함하는 코딩셀과, 상기 언코딩영역에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 게이트 산화막을 구비하는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 제2 소오스/드레인 영역을 포함하는 언코딩셀을 포함하는 반도체 소자를 제공한다.
반도체 소자, 마스크 롬, 코딩셀, 언코딩셀

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 11, 111 : 소자 분리막
12, 112 : 웰 영역 13, 18 : 마스크
14 : 채널형성용 이온주입공정 15 : 채널불순물영역
16, 113 : 게이트 산화막 17, 114 : 폴리 실리콘막
18, 118a, 118b : 게이트 전극 19, 119 : LDD 이온주입공정
20, 120 : LDD 영역 21, 121 : 스페이서
22, 122 : 소오스/드레인 이온주 입공정
23, 123 : 소오스/드레인 영역 24, 124 : TiSi2층(또는, CoSi2층)
25, 125 : 절연막 26, 126 : 금속배선
115 : 베리어막 116, 117 : 포토 레지스트 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 마스크롬(mask ROM)과 메모리 셀이 한 칩(chip)에 구현된 반도체 소자 및 그 제조방법에 관한 것이다 .
최근에는, 신분증, 신용카드 및 전자화폐 등과 같이 여러 기능을 한 장의 카드에 담을 수 있는 스마트 카드(smart card)의 사용이 점차 확대되고 있다. 스마트 카드는 보통 사용자 정보 및 거래 정보 등을 저장하는 동시에 그 목적에 맞는 프로그램을 내장하고 있다. 이에 따라, 스마트 카드에는 사용자 정보 및 거래 정보를 기록/저장(write/store)하기 위한 비휘발성 메모리 트랜지스터들과 소정의 프로그램을 코딩(coding)하기 위함 마스크롬 트랜지스터들이 하나의 칩 형태로 내장되어 있다.
마스크롬은 반도체 메모리 소자로서, 전원이 없어도 일단 셀에 한번 프로그 램(program)된 정보를 계속해서 보존한다. 이러한 마스크롬에는 사용자의 고유정보 등과 같이 비밀을 요하는 중요 정보들이 저장되는 바, 해킹(hacking)에 대한 안전성이 보장되어야 한다. 이러한 마스크 롬을 프로그램시키는 방법은 제조공정 중에 코딩하고자 하는 셀의 채널영역에 선택적으로 불순물을 주입하여 그 셀의 문턱전압을 변화시키는 것이다. 이러한 코딩 셀의 트랜지스터를 디플리션(depletion) 트랜지스터라 한다. 이러한 마스크롬 셀은 디플리션 트랜지스터, 코딩되지 않은 트랜지스터 및 그 사이에 이 들을 분리시키는 필드영역(예컨대, 소자 분리막)으로 구성된다. 이러한 마스크롬은 메모리 셀이 형성되어 있는 로직(logic) 소자에 내장되어 있다.
이하, 종래기술에 따른 마스크롬 제조방법을 도 1a 내지 도 1g를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 디플리션 트랜지스터가 형성될 영역(이하, 코딩영역이라 함)(A)과 코딩되지 않은 트랜지스터가 형성될 영역(이하, 언코딩 영역이라 함)(B)으로 정의되는 기판(10)에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(11)을 형성한다. 여기서, 소자 분리막(11)은 코딩영역(A)과 언코딩영역(B)을 분리시킨다. 그런 다음, 웰(well) 이온주입공정을 실시하여 기판(10) 내에 웰 영역(12)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 기판(10) 상에 언코딩영역(B)을 제외한 코딩영역(A)의 일부가 오픈된 이온주입마스크(13)를 이용한 채널형성용 이온주입공정(14)을 실시하여 채널불순물영역(15)을 형성한다. 여기서, 이온주입공정은 보론 을 이용한다.
이어서, 도 1c에 도시된 바와 같이, 스트립 공정을 실시하여 마스크(13)를 제거한다. 그런 다음, 기판(10) 상에 게이트 산화막(16)과 폴리 실리콘막(17)을 순차적으로 형성한다. 그런 다음, 폴리 실리콘막(17) 상에 게이트 패턴용 마스크(18)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 마스크(18)를 이용한 식각공정을 실시하여 폴리 실리콘막(17)과 게이트 산화막(16)을 순차적으로 식각한다. 이로써, 게이트 산화막(16)과 폴리 실리콘막(17)으로 이루어진 게이트 전극(18)이 정의된다. 그런 다음, 스트립 공정을 실시하여 마스크(18)를 제거한다. 그런 다음, LDD(Lightly Doped Drain) 이온주입공정(19)을 실시하여 게이트 전극(18)의 양측벽으로 노출되는 기판(10) 상에 LDD 영역(20)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 게이트 전극(18)의 양측벽에 스페이서(21)를 형성한다. 그런 다음, 소오스/드레인 이온주입공정(22)을 실시하여 게이트 전극(18)의 양측벽을 노출되는 기판(10)에 LDD 영역(20)보다 깊은 소오스/드레인 영역(23)을 형성한다.
이어서, 도 1f에 도시된 바와 같이, 소오스/드레인 영역(23)이 형성된 전체 구조 상부의 단차를 따라 스퍼터(sputter) 방식으로 Ti막을 증착한 후 열처리 공정을 실시하여 소오스/드레인 영역(23)과 게이트 전극(18) 상에 TiSi2층(24)을 형성한다.
이어서, 도 1g에 도시된 바와 같이, TiSi2층(24)이 형성된 전체 구조 상부에 절연막(25)을 증착한 후 포토리소그래피 공정, 식각공정 및 증착공정을 실시하여 소오스/드레인 영역(23) 및 게이트 전극(18)과 각각 접속되는 금속배선(26)을 형성한다.
상기에서 설명한 바와 같이, 종래기술에 따른 반도체 소자의 제조방법에서는 코딩영역(A)에만 채널불순물영역(15)을 형성하여 코딩셀과 언코딩셀을 구분하고 있다. 이에 따라, 해커들에 의한 디프로세스(deprocess) 공정시 사용되는 폴리 계열의 식각용액에 의해 코딩영역(A)과 언코딩영역(B) 간에 식각율의 차이가 발생하게 된다. 즉, 채널불순물영역(15)이 형성된 코딩영역(A)은 불순물영역이 형성되지 않은 언코딩영역(B)에 비해 기판(10)의 식각이 많이 이루어져 쉽게 식별이 가능하게 된다. 결국에는 해커들에 의해 코딩셀과 언코딩셀이 구분되어 쉽게 해킹될 수 있는 문제점이 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 해커들에 의한 디프로세스 공정시 코딩셀과 언코딩셀이 쉽게 구분되어 저장된 데이터가 해킹되는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 코딩셀이 형성되는 코딩영역과 언코딩셀이 형성되는 언코딩영역으로 정의되는 기판과, 상기 코딩영역에 제1 두께를 갖는 제1 게이트 산화막을 포함하는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 제1 소오스/드레인 영역을 포함하는 코딩셀과, 상기 언코딩영역에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 게이트 산화막을 구비하는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 제2 소오스/드레인 영역을 포함하는 언코딩셀을 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 소자 분리막을 통해 코딩셀이 형성되는 코딩영역과 언코딩셀이 형성되는 언코딩영역으로 정의되는 기판을 제공하는 단계와, 상기 기판 내에 웰 영역을 형성하는 단계와, 상기 코딩영역 상에 제1 게이트 산화막을 형성하는 단계와, 상기 언코딩영역 상에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성하는 단계와, 상기 제1 및 제2 게이트 산화막 상에 폴리 실리콘막을 형성하는 단계와, 식각공정을 실시하여 상기 코딩영역에는 상기 제1 게이트 산화막과 상기 폴리 실리콘막으로 이루어진 제1 게이트 전극을 형성하는 동시에 상기 언코딩영역에는 상기 제2 게이트 산화막과 상기 폴리 실리콘막으로 이루어진 제2 게이트 전극을 형성하는 단계와, 상기 소오스/드레인 이온주입공정을 실시하여 상기 제1 및 제2 게이트 전극의 양측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 마스크롬 셀을 구비한 반도체 소자를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자는 코딩영역(A)과 언코딩영역(B)으로 정의되는 기판(110) 상에 소자 분리막(111)을 통해 분리되어 코딩영역(A)에 형성된 코딩셀과 언코딩영역(B)에 형성된 언코딩셀을 포함한다. 여기서, 코딩셀은 디플리션 트랜지스터이고, 언코딩셀은 코딩되지 않은 트랜지스터이다.
코딩셀은 언코딩셀의 게이트 산화막(116)보다 두꺼운 게이트 산화막(113)을 갖는 게이트 전극(119a)과, 게이트 전극(119a)의 양측으로 노출되는 기판(110)에 형성된 소오스/드레인 영역(124a)을 포함한다. 언코딩셀은 코딩셀의 게이트 산화막(113)보다 얇은 게이트 산화막(116)을 갖는 게이트 전극(119b)과, 게이트 전극(119b)의 양측으로 노출되는 기판(110)에 형성된 소오스/드레인 영역(124b)을 포함한다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자는 코딩셀의 게이트 전극(119a)의 게이트 산화막(113)과 언코딩셀의 게이트 전극 (119b)의 게이트 산화막(116) 간의 두께를 달리하여 코딩셀과 언코딩셀을 구분한다. 즉, 코딩셀의 게이트 전극(119a)에서 게이트 산화막(113)의 두께를 두껍게하여 문턱전압을 높이고, 언코딩셀의 게이트 전극(119b)에서 게이트 산화막(116)의 두께를 얇게 하여 문턱전압을 낮춘다.
이처럼, 게이트 산화막의 두께 차에 의해 코딩셀과 언코딩셀을 구분함으로써 디프로세스 공정시 사용되는 폴리 계열의 식각용액에 의해 코딩셀의 게이트 산화막(113)과 언코딩 게이트 산화막(116)이 동시에 제거되어 해커에게 해킹당할 염려가 없다. 결국, 저장된 정보에 대한 해킹을 완전 방지할 수 있다.
도 3a 내지 도 3g는 도 2에 도시된 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 3a 내지 도 3g에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.
도 3a에 도시된 바와 같이, 디플리션 트랜지스터가 형성될 영역(이하, 코딩영역이라 함)(A)과 코딩되지 않은 트랜지스터가 형성될 영역(이하, 언코딩 영역이라 함)(B)으로 정의되는 기판(110)에 STI 공정을 실시하여 소자 분리막(111)을 형성한다. 여기서, 소자 분리막(11)은 코딩영역(A)과 언코딩영역(B)을 전기적으로 분리시킨다.
이어서, 웰 이온주입공정을 실시하여 기판(110) 내에 웰 영역(112)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 웰 영역(112)이 형성된 전체 구조 상부 에 산화(oxidation)공정을 실시하여 코딩용 게이트 산화막(113)(이하, 제1 게이트 산화막이라 함)을 형성한다. 여기서, 제1 게이트 산화막(113)은 코딩셀의 문턱전압을 고려하여 비교적 두껍게 형성한다.
이어서, 도 3c에 도시된 바와 같이, 제1 게이트 산화막(113) 상부에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 언코딩영역(B)이 노출되는 포토 레지스트 패턴(114)을 형성한다. 이때, 포토 레지스트 패턴(114)은 측면식각을 고려하여 코딩셀의 크기에 비해 충분한 중첩(overlap)을 갖도록 형성한다.
이어서, 포토 레지스트 패턴(114)을 이용한 식각공정(115)을 실시하여 노출되는 제1 게이트 산화막(113)을 식각한다. 이로써, 언코딩영역(B)의 기판(110)이 노출된다. 이때, 식각공정(115)은 노출되는 기판(110)의 손상을 방지하기 위하여 습식방식으로 실시하는 것이 바람직하다.
이어서, 도 3d에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(114)을 제거한다.
이어서, 언코딩영역(B)에 대하여 산화공정을 실시하여 언코딩셀용 게이트 산화막(116)(이하, 제2 게이트 산화막이라 함)을 형성한다. 이때, 제2 게이트 산화막(116)은 언코딩셀은 물론 로직 소자용 트랜지스터(미도시)의 게이트 산화막으로도 기능한다.
이어서, 제1 및 제2 게이트 산화막(113, 116) 상에 폴리 실리콘막(117)을 증착한다.
이어서, 폴리 실리콘막 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 도시된 프로파일을 갖는 포토 레지스트 패턴(118)을 형성한다.
이어서, 도 3e에 도시된 바와 같이, 포토 레지스트 패턴(118)을 이용한 식각공정을 실시하여 코딩영역(A)에 코딩셀용 게이트 전극(119a)(이하, 제1 게이트 전극이라 함)을 형성하고, 언코딩영역(B)에 언코딩셀용 게이트 전극(119b)(이하, 제2 게이트 전극이라 함)을 형성한다.
이어서, 스트립 공정을 실시하여 포토 레지스트 패턴(118)을 제거한다.
이어서, LDD 이온주입공정(120)을 실시하여 제1 및 제2 게이트 전극(119a, 119b)의 양측으로 노출되는 기판(110) 상에 각각 저농도 LDD 영역(121)을 형성한다.
이어서, 도 3f에 도시된 바와 같이, 제1 및 제2 게이트 전극(119a, 119b)의 양측벽에 스페이서(122)를 형성한다.
이어서, 소오스/드레인 이온주입공정(123)을 실시하여 제1 및 제2 게이트 전극(119a, 119b)의 양측으로 노출되는 기판(110)에 각각 제1 및 제2 소오스/드레인 영역(124a, 124b)을 형성한다.
이어서, 도 3g에 도시된 바와 같이, 제1 및 제2 게이트 전극(119a, 119b)을 포함하는 전체 구조 상부의 단차를 따라 Ti막 또는 Co막, 또는 Ti/Co막을 증착한 후 열처리 공정을 실시하여 제1 및 제2 게이트 전극(119a, 119b)의 상부와, 제1 및 제 소오스/드레인 영역(123a, 123b) 상에 각각 TiSi2층 또는 CoSi2층(125)을 형성한다.
이어서, CoSi2층(125)을 포함하는 전체 구조 상부에 절연막(126)을 증착한 후 일련의 제조공정을 통해 제1 및 제2 소오스/드레인(124a, 124b), 제1 및 제2 게이트 전극(119a, 119b)과 각각 접속되는 금속배선(127)을 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 절연막의 두께차에 의해 코딩셀용 게이트 전극과 언코딩셀용 게이트 전극을 구분함으로써 디프로세스 공정시 사용되는 폴리 계열의 식각용액에 의해 코딩셀용 게이트 전극과 언코딩셀용 게이트 전극이 동시에 제거되게 되어 해커에게 저장된 정보를 전혀 판독당할 염려가 없다.
따라서, 디프로세스 공정에 대한 완벽한 안전성이 보장되며, 높은 안전성을 필요로 하는 메모리에 사용될 수 있다. 또한, 논리 소자와 동시에 형성하는 안전성 메모리와 로직 칩과의 집적이 구현됨으로 SOC(System On Chip) 설계와 제작에 적용 할 수 있다.

Claims (5)

  1. 코딩셀이 형성되는 코딩영역과 언코딩셀이 형성되는 언코딩영역으로 정의되는 기판;
    상기 코딩영역에 제1 두께를 갖는 제1 게이트 산화막을 포함하는 제1 게이트 전극과, 상기 제1 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 제1 소오스/드레인 영역을 포함하는 코딩셀; 및
    상기 언코딩영역에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 게이트 산화막을 구비하는 제2 게이트 전극과, 상기 제2 게이트 전극의 양측으로 노출되는 상기 기판에 형성된 제2 소오스/드레인 영역을 포함하는 언코딩셀;
    을 포함하는 반도체 소자.
  2. 소자 분리막을 통해 코딩셀이 형성되는 코딩영역과 언코딩셀이 형성되는 언코딩영역으로 정의되는 기판을 제공하는 단계;
    상기 기판 내에 웰 영역을 형성하는 단계;
    상기 코딩영역 상에 제1 게이트 산화막을 형성하는 단계;
    상기 언코딩영역 상에 상기 제1 게이트 산화막보다 얇은 제2 게이트 산화막을 형성하는 단계;
    상기 제1 및 제2 게이트 산화막 상에 폴리 실리콘막을 형성하는 단계;
    식각공정을 실시하여 상기 코딩영역에는 상기 제1 게이트 산화막과 상기 폴리 실리콘막으로 이루어진 제1 게이트 전극을 형성하는 동시에 상기 언코딩영역에는 상기 제2 게이트 산화막과 상기 폴리 실리콘막으로 이루어진 제2 게이트 전극을 형성하는 단계; 및
    상기 소오스/드레인 이온주입공정을 실시하여 상기 제1 및 제2 게이트 전극의 양측으로 노출되는 상기 기판에 소오스/드레인 영역을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 게이트 산화막의 두께에 의해 문턱전압이 결정되는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 소오스/드레인 이온주입공정 전에 LDD 이온주입공정을 실시하여 상기 제1 및 제2 게이트 전극의 양측으로 노출되는 상기 기판 상에 각각 제1 및 제2 LDD 영역을 형성하는 단계; 및
    상기 제1 및 제2 게이트 전극의 양측벽에 각각 스페이서를 형성하는 단계;
    를 더 포함하는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 소오스/드레인 이온주입공정 후에 상기 제1 및 제2 게이트 전극 상부와, 상기 제1 및 제2 소오스/드레인 영역 상부에 금속 실리사이드층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
KR1020040113895A 2004-12-28 2004-12-28 반도체 소자 및 그 제조 방법 KR20060074777A (ko)

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