KR20060069523A - 메모리 장치 및 메모리 장치 동작 방법 - Google Patents

메모리 장치 및 메모리 장치 동작 방법 Download PDF

Info

Publication number
KR20060069523A
KR20060069523A KR1020067008333A KR20067008333A KR20060069523A KR 20060069523 A KR20060069523 A KR 20060069523A KR 1020067008333 A KR1020067008333 A KR 1020067008333A KR 20067008333 A KR20067008333 A KR 20067008333A KR 20060069523 A KR20060069523 A KR 20060069523A
Authority
KR
South Korea
Prior art keywords
memory
memory device
cell
mmc
read
Prior art date
Application number
KR1020067008333A
Other languages
English (en)
Other versions
KR100793485B1 (ko
Inventor
미카엘 쿤트
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20060069523A publication Critical patent/KR20060069523A/ko
Application granted granted Critical
Publication of KR100793485B1 publication Critical patent/KR100793485B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 장치에 관한 것으로, 이 장치에서 재기록 가능한 메모리 셀(MC)은 워드 라인(WL)과 비트 라인(BL) 사이의 교차점에 배열되며, 이 메모리 셀은 자신에 저장되는 정보가 비파괴적인 방식으로 필수적으로 판독되도록 구성된다. 본 발명에 따르면, 메모리 장치는 워드 라인(WL)마다 또는 비트 라인(BL)마다 플래그 셀(MMC)을 갖는데, 이 플래그 셀은 각 워드 라인(WL) 또는 각 비트 라인(BL)을 따르는 메모리 셀 중 적어도 하나가 기본 상태가 발생한 후 판독 동작을 겪었는지 여부를 표시하는 정보 아이템을 저장할 수 있다.

Description

메모리 장치 및 메모리 장치 동작 방법{MEMORY ASSEMBLY AND METHOD FOR OPERATING THE SAME}
본 발명은 특허 청구 범위 제 1 항의 서두에 따른 메모리 장치 및 메모리 장치를 동작하는 방법에 관한 것이다.
일반적인 종류의 메모리 장치, 예를 들어, SRAM 종류의 반도체 메모리 칩 또는 EPROM, EEPROM, 플래시 메모리 등과 같은 여러 재기록 가능한 ROM 종류 중 하나의 형태인 메모리 장치가 알려져 있다. 예를 들어 실리콘과 같은 반도체 물질을 기본 구성 요소로서 확실히 포함하는 이들 칩 종류 모두는, 그들에 저장되는 정보가 비파괴적인(nondestructive) 방식으로 판독된다는 점, 즉, 그들 사이에 저장되는 정보가 판독 동작 동안에 그들 사이에서 보유되기도 한다는 점을 공통으로 갖는다(이와 대조적으로, 저장되는 정보는 파괴적인 방식으로 DRAM 메모리 장치로부터 판독되고, 판독한 후에 판독된 정보가 영향 받은 메모리 셀로 즉시 재기록되게 해야 한다).
집적 회로의 구조가 소형화되어, 일반적인 종류의 메모리 장치의 구조도 소 형화됨에 따라, 메모리 장치의 저장 메커니즘이 더 이상 반도체 메모리로부터 알려진 저장 메커니즘이 아닌 다른 저장 메커니즘에 기초하는 메모리를 제공하려는 시도가 최근 이루어지고 있다. 이미 널리 알려진 이러한 다른 저장 메커니즘의 예로는 강자성 종류(예를 들어 FeRAM) 및 자기 종류(예를 들어 MRAM)를 들 수 있다. 그러나, 또한, 오늘날 널리 알려지지 않은 메모리 종류에 관한 연구도 수행되고 있는데, 예를 들어, "Die Zukunft des speichers[The future of memory]"라는 문헌의 파트 2가 2003년도 10월 13일자로 인터넷상에서 공중에 이용 가능하게 되었으며, 주소 "www.elektroniknet.de/topics/bauelemente/fachthemen/2002/020223"를 이용하여 찾을 수 있다.
전술한 문헌은 새로운 메모리 기술로서 폴리머-기반 FeRAM 및 "Ovonics Unified Memory OUM"을 언급한다. 또한, 2002년도 10월에 발행된 간행물 "Elettronica Oggi 316"의 118쪽 내지 123쪽에는, 미래 전망을 갖는 새로운 저장 메커니즘, 즉, PMC(PMC = Programmable Metallization Cell) 기술을 이용하는 전자기 메모리가 제공되어 있다. 그러나, 이들 저장 메커니즘의 적어도 일부에서는, 적합하게 설계된 메모리 장치에서, 판독 동작이 대부분 비파괴적 방식으로 영향 받을 수 있으나, 판독 동작에 의해 야기되는 영향 받는 메모리 셀에 포함되는 정보의 어느 정도의 (양적인) 감소를 방지할 수는 없다는 것을 예상할 수 있다. 그 결과, 하나의 동일한 메모리 셀로부터 반복해서 판독하는 경우, 이 메모리 셀에 저장되는 정보는 디지털 특성을 가지고 있더라도 양적으로 감소될 것인데, 이를 일반적으로 열화(degradation)라 한다. 따라서, 빈번하게 판독된 후, 이러한 메모리 셀에 포 함되는 정보의 양은 계속 감소되어, 다른 판독 동작 동안 이 정보는 평가 장치에 의해 반대 논리 콘탠츠를 갖는 정보 아이템으로부터 더 이상 구분될 수 없는 정도에 이르게 되며, 판독 에러라는 결과가 나타날 것이라는 것을 예상할 수 있다.
이 문제에 대한 기술적으로 명백하며 구현하기 쉬운 해결책은, 재기록 동작이 바로 이어지는 방식으로 각 판독 동작을 구성하는 것인데, 이 방식으로 메모리 셀로부터 판독되는 정보 아이템이 동일한 메로리 셀로 다시 즉시 기록되어, 양적인 관점에서, 이는 관련 신호 증폭으로 인해 다른 판독 동작에 대해 완전히 이용 가능하다. 그러므로, 이러한 메모리 장치는 널리 알려진 DRAM 반도체 메모리에 다라 구성 및 동작되어야 할 것이다. 그러나, 전술한 바와 같이, 재기록 동작은 대응 메모리 장치의 동작을 이용자가 수용 가능하지 않다고 느끼는 범위까지 느리게 하는 시간을 필요로 한다.
그러므로, 본 발명의 목적은, 정보를 반복적으로 판독함으로써 야기되는 메모리 셀에 저장되는 정보의 양적 감소를 적어도 다른 판독 동작의 결과로서 판도 에러가 발생할 수 없는 정도까지 방지하는 방식으로 일반적 종류의 메모리 장치를 구성하는 것이다. 또한, 대응 동작 방법을 특정하는 것도 본 발명의 목적이다.
이 목적은, 일반적인 종류의 메모리 장치의 경우에는 특허 청구 범위 제 1 항에 의해, 대응 동작 방법의 경우에는 특허 청구 범위 제 8 항에 의해 달성된다. 종속항에서 세부 사항이 특징지어진다.
도면을 참조하여 본 발명을 보다 상세히 설명할 것이다. 이 경우, 도 1 내지 도 3은 본 발명의 상이한 실시예를 도시하고 있다.
도 1은 본 발명의 제 1 실시예의 일부를 도시하고 있다. 이는 개별 메모리 칩에서 구현되는 것으로 가정한다. 통상적으로, 이 실시예는 워드 라인(WL)과 비트 라인(BL)을 따라 배열되는, 즉, 워드 라인(WL)과 비트 라인(BL) 사이에서 교차하는 재기록 가능한 메모리 셀(MC)을 갖는다. 이 메모리 셀(MC)은 자신에 저장되는 정보가 대부분 비파괴적 방식으로 판독되는 종류이다. 오늘날 통상적인 메모리 장치의 경우, 이들은 예를 들어 전술한 ROM 종류 또는 정적 RAM 종류(SRAM)의 반도체 메모리일 수 있다. 그러나, 이들은 미래에서만 경제적 중요성을 얻게 될 저장 물질 도는 저장 원리를 갖는 메모리 장치일 수도 있다. 정보를 저장하는 다른 가능한 방식의 대표로서 언급될 수 있는 것들 중의 한 예로, 적합한 전압이 인가되면 고체 전해질이 금속 이온으로 하여금 절연 전해질 내에서 완화되어, 금속적으로 도전성있는 경로가 이 경우에 형성되는지 여부에 따라 상이한 저항 값이 고체 전해질에 대해 얻어진다는 사실에 그 저장 원리가 기초하는 메모리 장치를 들 수 있는데, 이 저항 값은 저장되는 정보의 종류("논리 0" 또는 "논리 1")에 대해 동의어이다.
제 1 실시예의 경우, 본 발명은 다른 추가 메모리 셀, 즉, 소위 플래그 셀 MMC를 제공하여, 각 워드 라인(WL)을 따라 배열된다. 이 플래그 셀은 바람직하게 는 메모리 셀(MC)과 동일한 종류이다. 특히, 자신에 저장되는 정보 아이템이 대부분 비파괴적인 방식으로 판독되게 하는 종류이어야 한다. 이 경우에, 비파괴적 종류의 메모리 셀이어서, 자신에 저장되는 정보도 공급 전압이 스위칭 오프되면 보유된다. 플래그 셀(MMC)은 각 워드 라인(WL) 플래그 비트 라인(MBL)을 통해 어드레싱될 수 있다.
최초 개시시 또는 리셋 동작(후술할 것임) 후, 이들 플래그 셀(MMC)은 주어진 기본 상태를 갖는데, 즉, 사전 결정되는 종류의 정보가 표준 값("논리 0" 또는 "논리 1") 형태로 저장된다. 메모리 장치의 후속 동작 동안 메모리 셀(MC)에 대한 판독 액세스 동작이 수행될 때마다, 전술한 표준 값에 대해 상보적인 정보 아이템이 본 발명에 따라 판독을 위해 지정된 메모리 셀(MC)과 동일한 워드 라인(WL)에 접속되는 플래그 셀(MMC)에 기록된다. 각 플래그 셀(MMC)의 콘텐츠, 즉, 그 안에 저장되는 정보는 고려되는 플래그 셀(MMC)과 관련되는 워드 라인(WL)을 다라 배열되는 메모리 셀(MC) 중 적어도 하나가 적어도 한번 판독 액세스 동작을 겪었는지를 항상 반영한다.
이제 본 발명에 따른 방법은, 그 관련 플래그 셀(MMC)이 표준 값에 상보적인 메모리 콘텐츠(플래그 셀(MMC)에 저장되는 정보를 판독함으로써 결정됨)를 갖는 워드 라인(WL)을 다라 배열되는 메모리 셀(MC)을 제공하여, (수시로) 리프레쉬 동작을 겪게 된다. 알려진 바와 같이, 동적 반도체 메모리(DRAM)의 동작과 같은 것으로부터 확실히 알려진 리프레쉬 동작 동안, 리프레쉬될 메모리 셀에 저장되는 정보가 판독되어 (통상적으로 여전히 동일한 판독 주기 내의) 영향 받는 메모리 셀에 다시 기록되며, 이 정보를 나타내는 신호도 통상적으로 리프레쉬될 메모리 셀에 할당되는 감지 증폭기를 이용하여 그들의 본래 값으로 증폭된다.
리프레쉬 동작 동안 정보 아이템이 다시 기록되는 이 효과는 이 경우에 정보 아이템에 대해 가능하도록 유리하게 사용되는데, 이는 메모리 셀(MC)에 저장되며, 다른 한편으로 대부분 비파괴적 방식으로 판독될 수 있음에도 불구하고, 반복되는 판독 동작 동안 소정 양의 열화를 겪게 되어, (양적인 관점에서) 자신의 본래 값으로 다시 복귀하게 된다. 이는 저장되는 정보의 양을 피할 수 있게 되는데, 그 양은 각 판독 동작에 따라 다소 감소되어, 매우 작아지는 것으로 추정되는데, 종종 빈번한 판독 후 이는 관련되는 감지 증폭기에 의해 더 이상 검출되지 않을 수 있으며, 이는 분명 통상적으로 차동 증폭기로서 구성되며, 판독 에러가 발생한다는 결과를 갖는다.
이러한 리프레쉬 동작이 단지 수시로 발생한다는 사실은, 판독된 정보가 각 판독 동작 후에 기록되는 경우보다 상당히 적은 시간 및 에너지가 소비된다는 장점을 제공하며, 이는 이론적 가능성으로서 서두에서 설명한 바와 같다. 또한, 소비되는 에너지 양이 상당히 적다는 것은, 메모리 셀(MC)의 콘텐츠도 실제로 이전에 판독된 워드 라인(WL)을 따르는 메모리 셀(MC)만이 리프레쉬 동작을 겪게 된다는 사실에 기초하는데, 이는 일반적으로, 즉, 강제적으로 동적 반도체 메모리(DRAM)에서 발생하는 리프레쉬 동작과 대조된다. 유사한 방식으로, 이들 장점은 후술항 다른 동작 방법에도 적용될 수 있다.
이 동작 방법( 및 후술할 동작 방법)의 경우, 리프레쉬 동작 동안 또는 그 후 전술한 표준 값으로 리프레쉬 동작을 개시하는 플래그 셀(MMC)에 저장되는 정보를 리셋하는 것이 유리하다. 또한, 발생하는 다른 이벤트 또는 다른 기준에 따라 리프레쉬를 수행하는 과정을 제공하는 것이 편리하다. 이러한 기준은, 예를 들어, 메모리 장치에 공급되어 본 발명에 따른 메모리 장치에 접속되는 제어 회로, 또는 적합하다면 프로세서가 현재 정지 상태에 있음을 표시하는 신호일 수 있다. 이러한 경우, 리프레쉬 동작은 어떠한 시간 손실도 일으키지 않는데, 왜냐면 메모리 장치는 이 시간 주기 동안 능동적으로 동작되지 않을 것이지 때문이다. 다른 기준은, (단지 예시적이지 한정적이지 않음) 본 발명에 따른 메모리 장치를 포함하는 장치를 스위칭 온하는 동작으로서, 일반적으로 "파워 온 신호"라 불리며 본 발명에 따른 메모리 장치에 직접 또는 간접적으로 공급되는 특별 신호를 일으키는 동작과, 본 발명에 따른 메모리 장치를 포함하는 장치를 변경하는 동작일 수 있다. 후자의 경우, 리프레쉬 동작을 개시하는 신호가, 예를 들어, 전류 흐름을 변경하는 사실로부터 유도될 수 있다.
도 2는 본 발명의 다른 유리한 실시예를 도시하고 있는데, 이 경우에는, 제 1 실시예로부터 이론상으로 이미 알려진 플래그 셀(MMC)이 비트 라인(BL)을 따라 배열된다. 이 경우, 플래그 셀(MMC)은 각 비트 라인(BL)과 각 플래그 셀(MMC)에 할당되는 플래그 워드 라인(MWL)을 통해 지정될 수 있다. 이들 플래그 셀(MMC)의 기능과 그들의 관련 동작 방법은 이미 전술한 것들에 대응하는데, 이 경우, 리프레쉬 동작은 메모리 셀(MC)이 이전에 판독한 비트 라인(BL)을 따라 배열되는 메모리 셀(MC)에 대해서만 수행된다는 점을 전제로 한다. 판독 동작이 수행되었는지를 표 시하는 정보는 각 플래그 셀(MMC)에 관련되는 비트 라인(BL)을 따라 배열되는 메모리 셀(MC)만에 대한 플래그 셀(MMC)에도 기록된다.
도 3은 본 발명의 제 3 실시예를 도시하고 있다. 이 경우, 본 발명에 따른 메모리 장치는 서로 기능적으로 할당되는 복수의 메모리 칩(MEM)을 이용하여 구현된다. 이는, 예를 들어, 일반적으로 알려진 메모리 모듈의 경우이다. 도 3은 이러한 메모리 모듈을 도시하고 있다. 통상적으로 메모리 모듈은 흔히 제어기(도시 생략)라 불리는 제어 회로에 의해 구동된다. 이들 제어 회로는, 예를 들어, 전술한 신호를 발생시키는데, 이는 일반적으로 "다른 이벤트"라 불릴 수 있으며, 리프레쉬 동작을 수행하는 프로세스를 트리거링하고, 이 신호를 각 접속된 메모리 칩(MEM)으로 공급한다. 또한, 이 실시예는 개별 메모리 칩(MEM)을 사용하는데, 이는 확대경을 이용하여 확대된 규모로 도시되어, 개별 메모리 칩(MEM)이 그들의 메모리 셀 어레이(MCF)외에도 구체적으로 원하는 리프레쉬 동작을 개시하고 수행하는 소위 리프레쉬 장치(Refr)를 포함할 수 있음을 도시하고 있다. 메모리 장치가 하나의 메모리 칩(MEM)과 동일한 본 발명의 제 1 및 제 2 실시예에 따른 메모리 장치는 리프레쉬 장치(Refr)를 가질 수도 있다. 그러나, 예를 들어, 전술한 제어 회로 내부의 메모리 장치 외부에 이러한 리프레쉬 장치(Refr)가 존재하는 것을 생각할 수도 있다.
참조 기호 리스트
BL, WL 비트 라인, 워드 라인
MC 메모리 셀
MMC 플래그 셀
MBL, MWL 플래그 비트 라인, 플래그 워드 라인
MCF 메모리 셀 어레이
MEM 메모리 칩
Refr 리프레쉬 장치

Claims (12)

  1. 워드 라인(WL)과 비트 라인(BL) 사이의 교차점에 배열되는 재기록 가능한 메모리 셀(MC)을 갖는 메모리 장치로서,
    상기 장치에서, 상기 메모리 셀(MC)은 자신에 저장되는 정보가 비파괴적 방식(a nondestructive manner)으로 필수적으로 판독되는 방식으로 구성되고,
    상기 메모리 장치는 워드 라인(WL) 또는 비트 라인(BL)마다 플래그 셀(MMC)을 가지며,
    상기 플래그 셀은, 상기 각 워드 라인(WL) 또는 상기 각 비트 라인(BL)을 따르는 메모리 셀 중 적어도 하나가 기본 상태가 발생한 후 판독 동작을 겪었는지 여부를 표시하는 정보 아이템을 저장할 수 있는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 플래그 셀(MMC)은 상기 메모리 셀(MC)과 동일한 메모리 셀 종류인
    메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플래그 셀(MMC)은 상기 저장된 정보가 비파괴적 방식으로 판독될 수 있는 메모리 셀 종류인
    메모리 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 플래그 셀(MMC)은 비휘발성 종류인
    메모리 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 메모리 장치는 개별 메모리 칩(MEM)인
    메모리 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 장치는 서로 할당되는 복수의 메모리 칩(MEM)인
    메모리 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 메모리 장치는 리프레쉬 동작(a refresh operation)을 수행하는 리프레쉬 장치(Refr)를 갖는
    메모리 장치.
  8. 워드 라인(WL)과 비트 라인(BL) 사이의 교차점에 배열되는 재기록 가능한 메모리 셀(MC)을 갖는 메모리 장치를 동작하는 방법으로서,
    상기 장치에서, 상기 메모리 셀(MC)은 자신에 저장되는 정보가 비파괴적 방식(a nondestructive manner)으로 필수적으로 판독되는 방식으로 구성되고,
    적어도 하나의 판독 동작이 이전에 발생한 상기 각 워드 라인(WL) 또는 상기 각 비트 라인(BL)을 따르는 메모리 셀은 리프레쉬 동작을 겪게 되는
    메모리 장치 동작 방법.
  9. 제 8 항에 있어서,
    상기 판독 동작의 발생은, 상기 판독 동작에 의해 영향 받는 워드 라인(WL) 또는 상기 판독 동작에 의해 영향 받는 비트 라인(BL)을 따라 배열되는 플래그 셀(MMC)에 정보로서 저장되는
    메모리 장치 동작 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 영향 받는 플래그 셀(MMC)에 저장되는 상기 정보는 상기 리프레쉬 동작을 수행하면 표준 값으로 리셋되는
    메모리 장치 동작 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 리프레쉬 동작의 수행은 다른 주어진 이벤트에 의해 트리거링되는
    메모리 장치 동작 방법.
  12. 워드 라인(WL)과 비트 라인(BL) 사이의 교차점에 배열되는 재기록 가능한 메모리 셀(MC)을 갖는 메모리 장치로서,
    상기 장치에서, 상기 메모리 셀(MC)은 자신에 저장되는 정보가 비파괴적 방식(a nondestructive manner)으로 필수적으로 판독되도록 구성되고,
    상기 메모리 장치는 리프레쉬 동작을 수행하는 리프레쉬 장치(Refr)를 가지며,
    상기 메모리 장치는 워드 라인(WL) 또는 비트 라인(BL)마다 플래그 셀(MMC)을 가지고,
    상기 플래그 셀은, 상기 각 워드 라인(WL) 또는 상기 각 비트 라인(BL)을 따르는 메모리 셀 중 적어도 하나가 기본 상태가 발생한 후 판독 동작을 겪었는지 여부를 표시하는 정보 아이템을 저장할 수 있으며,
    상기 리프레쉬 장치(Refr)는, 플래그 셀(MMC)마다, 상기 플래그 셀(MMC)과 관련되는 상기 워드 라인(WL) 또는 비트 라인(BL)을 다라 배열되는 메모리 셀(MC)에 대해, 상기 플래그 셀(MMC)에 저장되는 정보에 의존하는 방식으로 리프레쉬 동작을 수행하도록 설계되는
    메모리 장치.
KR1020067008333A 2003-10-28 2004-10-27 메모리 장치 및 메모리 장치 동작 방법 KR100793485B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10350168A DE10350168B4 (de) 2003-10-28 2003-10-28 Speicheranordnung und Verfahren zum Betreiben einer solchen
DE10350168.1 2003-10-28

Publications (2)

Publication Number Publication Date
KR20060069523A true KR20060069523A (ko) 2006-06-21
KR100793485B1 KR100793485B1 (ko) 2008-01-14

Family

ID=34529819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067008333A KR100793485B1 (ko) 2003-10-28 2004-10-27 메모리 장치 및 메모리 장치 동작 방법

Country Status (7)

Country Link
US (1) US20080049531A1 (ko)
EP (1) EP1678721B1 (ko)
JP (1) JP2007510241A (ko)
KR (1) KR100793485B1 (ko)
CN (1) CN1898746A (ko)
DE (2) DE10350168B4 (ko)
WO (1) WO2005043544A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005004107A1 (de) * 2005-01-28 2006-08-17 Infineon Technologies Ag Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen und Verfahren
KR100782329B1 (ko) * 2006-10-02 2007-12-06 삼성전자주식회사 메모리 셀 어레이에 분산 배열된 플래그 셀 어레이를구비하는 비휘발성 메모리 장치 및 상기 메모리 장치의구동 방법
US8947913B1 (en) 2010-05-24 2015-02-03 Adesto Technologies Corporation Circuits and methods having programmable impedance elements
DE102016122828B4 (de) * 2016-11-25 2024-05-23 Infineon Technologies Ag Speicherschaltkreis und Verfahren zum Betreiben eines Speicherschaltkreises

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2676177B2 (ja) * 1992-08-12 1997-11-12 三菱電機株式会社 半導体メモリ
JPH06139786A (ja) * 1992-10-27 1994-05-20 Fujitsu Ltd 電気的消去及び書込み可能ｒｏｍ
JP3155847B2 (ja) * 1993-01-13 2001-04-16 株式会社東芝 不揮発性半導体記憶装置およびこれを用いた記憶システム
US5517453A (en) * 1994-09-15 1996-05-14 National Semiconductor Corporation Memory with multiple erase modes
JP3602939B2 (ja) * 1996-11-19 2004-12-15 松下電器産業株式会社 半導体記憶装置
JPH10302490A (ja) * 1997-04-25 1998-11-13 Mitsubishi Electric Corp 読み出し専用半導体記憶装置
US6629190B2 (en) * 1998-03-05 2003-09-30 Intel Corporation Non-redundant nonvolatile memory and method for sequentially accessing the nonvolatile memory using shift registers to selectively bypass individual word lines
US6005810A (en) * 1998-08-10 1999-12-21 Integrated Silicon Solution, Inc. Byte-programmable flash memory having counters and secondary storage for disturb control during program and erase operations
US6646941B1 (en) * 1999-04-30 2003-11-11 Madrone Solutions, Inc. Apparatus for operating an integrated circuit having a sleep mode
DE10056546C1 (de) * 2000-11-15 2002-06-20 Infineon Technologies Ag Anordnung und Verfahren zur Erhöhung der Speicherdauer und der Speichersicherheit in einem ferroelektrischen oder ferromagnetischen Halbleiterspeicher
US6633500B1 (en) * 2002-04-26 2003-10-14 Macronix International Co., Ltd. Systems and methods for refreshing a non-volatile memory using a token

Also Published As

Publication number Publication date
DE10350168A1 (de) 2005-06-16
EP1678721B1 (de) 2009-05-06
EP1678721A1 (de) 2006-07-12
CN1898746A (zh) 2007-01-17
JP2007510241A (ja) 2007-04-19
KR100793485B1 (ko) 2008-01-14
WO2005043544A1 (de) 2005-05-12
DE10350168B4 (de) 2008-07-03
US20080049531A1 (en) 2008-02-28
DE502004009465D1 (de) 2009-06-18

Similar Documents

Publication Publication Date Title
US8717805B2 (en) Nonvolatile RAM
US7764551B2 (en) Semiconductor memory system having volatile memory and non-volatile memory that share bus, and method of controlling operation of non-volatile memory
US7310284B2 (en) Page access circuit of semiconductor memory device
CN111383676A (zh) 存储器装置、存储器系统及相关方法
US20090157983A1 (en) Method and apparatus for using a variable page length in a memory
US6219273B1 (en) Integrated semiconductor-magnetic random access memory system
KR20100097454A (ko) 복수의 상 변화 메모리들, 버퍼램, 및 낸드 플래시 메모리를 구비한 메모리 모듈
KR20100045077A (ko) 면적을 감소시킨 가변 저항 메모리 장치
CN111566739B (zh) 用于更新非易失性存储器中的修整参数的技术
US6751114B2 (en) Method for programming a memory cell
KR100793485B1 (ko) 메모리 장치 및 메모리 장치 동작 방법
WO2002037501A1 (fr) Memoire a semi-conducteurs, procede pour commander son rafraichissement et procede pour regler une zone specifique d'ensembles de cellules de memoire afin de mettre en oeuvre le procede de commande
US20100085797A1 (en) Dual stage sensing for non-volatile memory
KR20030011629A (ko) 반도체 메모리
CN100541659C (zh) 具有2t存储器单元的存储器阵列
US6631094B2 (en) Semiconductor memory device having SRAM interface
JP2004234827A (ja) 破壊読出し型メモリおよびメモリ読出方法
US20170192704A1 (en) Memory systems and electronic devices including nonvolatile memory modules
KR101263167B1 (ko) 메모리 셀에 대한 액세스 정보를 저장하는 반도체 메모리장치
US6661694B2 (en) Configuration and method for increasing the retention time and the storage security in a ferroelectric or ferromagnetic semiconductor memory
JP4136657B2 (ja) 半導体記憶装置及びアドレス変換回路
US7227791B2 (en) Semiconductor memory device including circuit to store access data
US20240127872A1 (en) Extended address interface activate sequence using mode register write
US6982891B2 (en) Re-configurable content addressable/dual port memory
WO2015174020A1 (ja) メモリシステム、メモリ周辺回路およびメモリ制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121220

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee