KR20060067372A - Mos transistor having low gate resistance and method of fabricating the same - Google Patents

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Abstract

본 발명의 모스 트랜지스터는, 반도체 기판과, 반도체 기판 위에 배치되는 게이트 절연막과, 게이트 절연막 위에서 하부의 폭보다 상부의 폭이 상대적으로 더 크게 배치되는 게이트 도전막과, 그리고 게이트 도전막 및 게이트 절연막의 측면에 형성되는 측벽 스페이서막을 구비한다. 본 발명에 따르면, 게이트 도전막의 단면적을 증가시켜 게이트 라인의 저항을 감소시킬 수 있으며, 그 결과 소자의 전기적인 특성을 향상시킬 수 있다.The MOS transistor of the present invention includes a semiconductor substrate, a gate insulating film disposed on the semiconductor substrate, a gate conductive film having a relatively larger width than the lower width thereof on the gate insulating film, and a gate conductive film and a gate insulating film. A sidewall spacer film is formed on the side surface. According to the present invention, it is possible to reduce the resistance of the gate line by increasing the cross-sectional area of the gate conductive film, thereby improving the electrical characteristics of the device.

채널, 게이트, 저항, 스페이서Channels, Gates, Resistors, Spacers

Description

낮은 게이트 저항을 갖는 모스 트랜지스터 및 그 제조 방법{MOS transistor having low gate resistance and method of fabricating the same}MOS transistor having low gate resistance and method of fabricating the same

도 1은 일반적인 모스 트랜지스터를 개략적으로 나타내 보인 단면도이다.1 is a cross-sectional view schematically illustrating a general MOS transistor.

도 2는 본 발명에 따른 모스 트랜지스터를 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a MOS transistor according to the present invention.

도 3 내지 도 6은 본 발명에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the present invention.

본 발명은 반도체소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 낮은 게이트 저항을 갖는 모스(MOS; Metal Oxide Semiconductor) 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a metal oxide semiconductor (MOS) transistor having a low gate resistance and a method of manufacturing the same.

도 1은 일반적인 모스 트랜지스터를 개략적으로 나타내 보인 단면도이다.1 is a cross-sectional view schematically illustrating a general MOS transistor.

도 1을 참조하면, 실리콘기판과 같은 반도체 기판(100) 위에 게이트 절연막(110)이 배치된다. 게이트 절연막(110)은 산화막으로 형성할 수 있다. 게이트 절연막(110) 위에는 게이트 도전막(120)이 배치된다. 게이트 도전막(120)은 폴리실리콘막으로 형성할 수 있으며, 경우에 따라서는 금속막으로도 형성할 수도 있다. 게이 트 절연막(110) 및 게이트 도전막(120)의 측벽에는 측벽 스페이서막(130)이 배치된다. 측벽 스페이서막(130)은 질화막으로 형성할 수 있다. 반도체 기판(100)의 채널영역은 게이트 절연막(110) 하부에 위치하는데, 이 채널영역의 양쪽으로는 LDD(Lightly Doped Drain) 구조를 갖는 소스/드레인영역(미도시)이 배치된다.Referring to FIG. 1, a gate insulating layer 110 is disposed on a semiconductor substrate 100 such as a silicon substrate. The gate insulating film 110 may be formed of an oxide film. The gate conductive layer 120 is disposed on the gate insulating layer 110. The gate conductive film 120 may be formed of a polysilicon film, and in some cases, may also be formed of a metal film. Sidewall spacer layers 130 are disposed on sidewalls of the gate insulating layer 110 and the gate conductive layer 120. The sidewall spacer layer 130 may be formed of a nitride film. The channel region of the semiconductor substrate 100 is positioned under the gate insulating layer 110, and a source / drain region (not shown) having an LDD (Lightly Doped Drain) structure is disposed on both sides of the channel region.

이와 같은 일반적인 모스 트랜지스터의 구조에 있어서, 집적도를 증가시키거나 또는 동작속도를 향상시키기 위해서는 채널길이(L1)를 감소시켜야 하고, 이를 위해서는 게이트 도전막(120)의 폭을 감소시켜야 한다. 그러나 게이트 도전막(120)의 폭을 감소시키게 되면, 게이트 도전막(120)의 단면적도 함께 줄어들게 된다. 게이트 도전막(120)이 단면적은 게이트 라인의 저항과 밀접한 관계를 갖는다. 즉 게이트 도전막(120)의 단면적이 감소하게 되면 게이트 라인의 저항은 증가한다. 게이트 라인의 저항이 증가하게 되면, 모스 트랜지스터의 전기적인 특성이 나쁜 영향을 끼치며, 그 결과 동작속도가 감소하는 등의 문제가 발생한다.In the structure of the general MOS transistor, in order to increase the degree of integration or to improve the operation speed, the channel length L1 must be reduced, and for this purpose, the width of the gate conductive layer 120 must be reduced. However, when the width of the gate conductive layer 120 is reduced, the cross-sectional area of the gate conductive layer 120 is also reduced. The cross-sectional area of the gate conductive layer 120 has a close relationship with the resistance of the gate line. In other words, when the cross-sectional area of the gate conductive layer 120 decreases, the resistance of the gate line increases. If the resistance of the gate line is increased, the electrical characteristics of the MOS transistor adversely affects, resulting in a problem such as a decrease in the operating speed.

본 발명이 이루고자 하는 기술적 과제는 집적도를 증가시키면서 게이트 저항이 낮은 모스 트랜지스터를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a MOS transistor having a low gate resistance while increasing the degree of integration.

본 발명이 이루고자 하는 기술적 과제는 상기와 같은 모스 트랜지스터의 제조 방법을 제공하는 것이다.The present invention is to provide a method of manufacturing the MOS transistor as described above.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 트랜지스터는,In order to achieve the above technical problem, the MOS transistor according to the present invention,

반도체 기판;Semiconductor substrates;

상기 반도체 기판 위에 배치되는 게이트 절연막;A gate insulating film disposed on the semiconductor substrate;

상기 게이트 절연막 위에서 하부의 폭보다 상부의 폭이 상대적으로 더 크게 배치되는 게이트 도전막; 및A gate conductive layer on which the width of the upper portion is relatively greater than the width of the lower portion of the gate insulating layer; And

상기 게이트 도전막 및 게이트 절연막의 측면에 형성되는 측벽 스페이서막을 구비하는 것을 특징으로 한다.And a sidewall spacer film formed on side surfaces of the gate conductive film and the gate insulating film.

상기 측벽 스페이서막의 측면 표면은 상기 게이트 도전막의 상부의 가장자리에 정렬되어 상기 반도체 기판에 대해 수직한 것이 바람직하다.The side surface of the sidewall spacer layer is preferably aligned with the edge of the upper portion of the gate conductive layer and is perpendicular to the semiconductor substrate.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 트랜지스터의 제조 방법은,In order to achieve the above another technical problem, the manufacturing method of the MOS transistor according to the present invention,

반도체 기판 위에 상기 반도체 기판의 제1 영역을 노출시키는 제1 개구부를 갖는 희생막 패턴을 형성하는 단계;Forming a sacrificial layer pattern on the semiconductor substrate, the sacrificial layer pattern having a first opening exposing the first region of the semiconductor substrate;

상기 희생막 패턴의 제1 개구부 표면상에 상기 반도체 기판의 제1 영역 중 채널영역을 노출시키는 제2 개구부를 갖는 측벽 스페이서막을 형성하는 단계;Forming a sidewall spacer layer having a second opening on the surface of the first opening of the sacrificial layer pattern, the second opening exposing a channel region of the first region of the semiconductor substrate;

상기 제2 개구부에 의해 노출되는 상기 반도체 기판의 채널영역 위에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the channel region of the semiconductor substrate exposed by the second opening;

상기 제2 개구부가 채워지도록 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; 및Forming a gate conductive film on the gate insulating film to fill the second opening; And

상기 측벽 스페이서막의 측면 표면이 노출되도록 상기 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.And removing the sacrificial layer pattern such that the side surface of the sidewall spacer layer is exposed.

상기 희생막 패턴은 상기 측벽 스페이서막을 구성하는 물질과의 충분한 식각 선택비를 갖는 물질을 사용하여 형성하는 것이 바람직하다. 상기 희생막 패턴 및 측벽 스페이서막은 각각 산화막 및 질화막을 사용하여 형성할 수 있다.The sacrificial layer pattern may be formed using a material having a sufficient etching selectivity with a material forming the sidewall spacer layer. The sacrificial layer pattern and the sidewall spacer layer may be formed using an oxide layer and a nitride layer, respectively.

상기 측벽 스페이서막을 형성하는 단계는, 상기 제1 개구부를 갖는 반도체 기판 전면에 측벽 스페이서막용 절연막을 형성하는 단계와, 그리고 상기 측벽 스페이서막용 절연막에 대한 건식식각을 수행하여 상기 반도체 기판의 일부 표면 및 상기 희생막 패턴의 상부표면이 노출되도록 하는 단계를 포함할 수 있다.The forming of the sidewall spacer layer may include forming an insulating layer for the sidewall spacer layer on the entire surface of the semiconductor substrate having the first opening, and performing dry etching on the insulating layer for the sidewall spacer layer to form a partial surface of the semiconductor substrate and the And exposing an upper surface of the sacrificial layer pattern.

상기 게이트 도전막을 형성하는 단계는, 상기 제2 개구부를 갖는 반도체 기판 전면에 게이트 도전막용 도전막을 형성하는 단계와, 그리고 상기 희생막 패턴의 상부표면이 노출되도록 상기 게이트 도전막용 도전막에 대한 평탄화공정을 수행하는 단계를 포함할 수 있다.The forming of the gate conductive film may include forming a gate conductive film on an entire surface of the semiconductor substrate having the second opening, and planarizing the conductive film for the gate conductive film so that the upper surface of the sacrificial film pattern is exposed. It may include the step of performing.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 모스 트랜지스터를 나타내 보인 단면도이다.2 is a cross-sectional view illustrating a MOS transistor according to the present invention.

도 2를 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위에 게이트 절연막(210)이 배치된다. 게이트 절연막(210)은 산화막으로 형성된다. 게이트 절연막(210) 위에서 게이트 도전막(220)이 배치된다. 게이트 도전막(220)은 폴리실리콘막으로 형성되는데, 경우에 따라서는 금속막으로 이루어질 수 있으며, 다른 도전막으로 이루어질 수도 있다. 이 게이트 도전막(220)은, 하부의 폭보다 상부의 폭이 상대적으로 더 큰 형상으로 이루어진다. 게이트 도전막(220) 및 게이트 절연막(210)의 측면에는 측벽 스페이서막(230)이 배치된다. 측벽 스페이서막(230)은 질화막으 로 이루어진다. 측벽 스페이서막(230)의 측면 표면은 게이트 도전막(220)의 상부의 가장자리에 정렬되어 반도체 기판(200)에 대해 수직하다. 이는 측벽 스페이서막(230)이 먼저 형성되고, 다음에 게이트 도전막(220)이 만들어지기 때문인데, 이에 대해서는 뒤의 제조 방법에 대한 설명에서 상세하게 설명하기로 한다.Referring to FIG. 2, a gate insulating layer 210 is disposed on a semiconductor substrate 200 such as a silicon substrate. The gate insulating film 210 is formed of an oxide film. The gate conductive layer 220 is disposed on the gate insulating layer 210. The gate conductive layer 220 is formed of a polysilicon layer, and in some cases, may be formed of a metal layer, or may be formed of another conductive layer. The gate conductive film 220 has a shape in which an upper width is relatively larger than a lower width. Sidewall spacer layers 230 may be disposed on side surfaces of the gate conductive layer 220 and the gate insulating layer 210. The sidewall spacer film 230 is formed of a nitride film. The side surface of the sidewall spacer layer 230 is aligned with the edge of the upper portion of the gate conductive layer 220 to be perpendicular to the semiconductor substrate 200. This is because the sidewall spacer layer 230 is formed first, and then the gate conductive layer 220 is formed, which will be described in detail later in the description of the manufacturing method.

이와 같은 구조를 갖는 본 발명에 따른 모스 트랜지스터는, 측벽 스페이서막(230)에 의해 한정되는 개구부 내에 형성되므로, 일반적인 모스 트랜지스터의 채널길이(도 1의 L1)보다 상대적으로 짧은 채널길이(L2)를 만들 수 있으며, 이에 따라 소자의 집적도를 증가시킬 수 있다. 또한 이와 같은 짧은 채널길이(L2)를 가짐에도 불구하고, 게이트 도전막(220)의 단면적은 상대적으로 더 넓어지므로 보다 낮은 게이트 라인 저항을 가져서 소자의 전기적인 특성을 향상시킬 수 있다.Since the MOS transistor according to the present invention having such a structure is formed in an opening defined by the sidewall spacer layer 230, the MOS transistor has a channel length L2 that is relatively shorter than the channel length (L1 of FIG. 1) of the general MOS transistor. Can be made, thereby increasing the integration of the device. In addition, despite having such a short channel length (L2), the cross-sectional area of the gate conductive film 220 is relatively wider to have a lower gate line resistance to improve the electrical characteristics of the device.

도 3 내지 도 6은 본 발명에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.3 to 6 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the present invention.

먼저 도 3을 참조하면, 실리콘 기판과 같은 반도체 기판(200) 위에 희생막 패턴(300)을 형성한다. 이 희생막 패턴(300)은 반도체 기판(200)의 제1 영역(201)을 노출시키는 제1 개구부(310)를 갖는다. 희생막 패턴(300)은 후속공정에서 형성되는 측벽 스페이서막과의 충분한 식각선택비를 갖는 물질을 사용하여 형성할 수 있다. 예컨대 측벽 스페이서막의 질화막으로 형성되는 경우, 희생막 패턴(300)은 산화막을 사용하여 형성할 수 있다.First, referring to FIG. 3, a sacrificial layer pattern 300 is formed on a semiconductor substrate 200 such as a silicon substrate. The sacrificial layer pattern 300 has a first opening 310 exposing the first region 201 of the semiconductor substrate 200. The sacrificial layer pattern 300 may be formed using a material having a sufficient etching selectivity with the sidewall spacer layer formed in a subsequent process. For example, when the nitride layer of the sidewall spacer layer is formed, the sacrificial layer pattern 300 may be formed using an oxide layer.

다음에 도 4를 참조하면, 희생막 패턴(300)의 제1 개구부(도 3의 310) 내측 표면상에 측벽 스페이서막(230)을 형성한다. 이를 위하여 제1 개구부(310)를 갖는 반도체 기판(200) 전면에 절연막, 예컨대 질화막(미도시)을 형성한다. 다음에 희생막 패턴(300)의 상부표면과 반도체 기판(200)의 일부 표면이 노출될 때까지 상기 질화막에 대한 이방성 건식식각공정, 예컨대 에치백(etch-back)공정을 수행한다. 그러면 반도체 기판(200)의 제1 영역(도 3의 201) 중 채널영역(202)을 노출시키는 제2 개구부(320)를 갖는 측벽 스페이서막(230)이 만들어진다.Next, referring to FIG. 4, a sidewall spacer layer 230 is formed on an inner surface of the first opening 310 of FIG. 3. To this end, an insulating film, for example, a nitride film (not shown), is formed on the entire surface of the semiconductor substrate 200 having the first opening 310. Next, an anisotropic dry etching process, for example, an etch-back process, is performed on the nitride layer until the upper surface of the sacrificial layer pattern 300 and a part of the surface of the semiconductor substrate 200 are exposed. As a result, a sidewall spacer layer 230 having a second opening 320 exposing the channel region 202 of the first region 201 of FIG. 3 is formed.

다음에 도 5를 참조하면, 제2 개구부(도 4의 320)에 의해 노출되는 반도체 기판(200)의 채널영역(202) 위에 게이트 절연막(210)을 형성한다. 게이트 절연막(210)은 산화막을 사용하여 형성할 수 있는데, 이 때 산화막은 반도체 기판(200)에 대한 산화공정을 수행하여 형성할 수 있다. 다음에 전면에 게이트 도전막 형성을 위한 폴리실리콘막(400)을 형성한다.Next, referring to FIG. 5, a gate insulating layer 210 is formed on the channel region 202 of the semiconductor substrate 200 exposed by the second opening 320 (see FIG. 4). The gate insulating film 210 may be formed using an oxide film, and the oxide film may be formed by performing an oxidation process on the semiconductor substrate 200. Next, a polysilicon film 400 for forming a gate conductive film is formed on the entire surface.

다음에 도 6을 참조하면, 희생막 패턴(300)의 상부표면이 노출되도록 상기 폴리실리콘막(도 5의 400)에 대한 평탄화공정을 수행하여 게이트 도전막(220)을 형성한다. 상기 평탄화공정으로는 화학적기계적평탄화(CMP; Chemical Mechanical Polishing)공정을 사용하여 수행할 수 있다.Next, referring to FIG. 6, the gate conductive layer 220 is formed by performing a planarization process on the polysilicon layer 400 of FIG. 5 so that the upper surface of the sacrificial layer pattern 300 is exposed. The planarization process may be performed using a chemical mechanical polishing (CMP) process.

다음에 식각공정, 예컨대 습식식각공정을 수행하여 희생막 패턴(300)을 제거한다. 희생막 패턴(300) 및 측벽 스페이서막(230)이 상호 충분한 식각선택비를 갖는 물질로 이루어져 있으므로, 희생막 패턴(300)에 대한 습식식각공정 동안에 측벽 스페이서막(230)이 식각되는 것은 충분히 억제된다. 이와 같은 습식식각공정에 의해 희생막 패턴(300)을 제거하고, 이어서 소스/드레인 형성을 위한 이온주입공정이 수행되면, 도 2에 도시된 바와 같은 본 발명에 따른 모스 트랜지스터가 만들어진 다.Next, the sacrificial layer pattern 300 is removed by performing an etching process, for example, a wet etching process. Since the sacrificial layer pattern 300 and the sidewall spacer layer 230 are made of a material having sufficient etching selectivity, the sidewall spacer layer 230 is not sufficiently etched during the wet etching process for the sacrificial layer pattern 300. do. When the sacrificial film pattern 300 is removed by the wet etching process, and then an ion implantation process for source / drain formation is performed, a MOS transistor according to the present invention as shown in FIG. 2 is formed.

지금까지 설명한 바와 같이, 본 발명에 따른 낮은 게이트 저항을 갖는 모스 트랜지스터 및 그 제조 방법에 의하면, 게이트 도전막의 단면적을 증가시켜 게이트 라인의 저항을 감소시킬 수 있으며, 그 결과 소자의 전기적인 특성을 향상시킬 수 있다. 이 외에도 채널길이를 감소시킬 수 있어서 소자의 집적도도 또한 증대시킬 수 있다.As described so far, according to the MOS transistor having a low gate resistance and a method of manufacturing the same according to the present invention, it is possible to increase the cross-sectional area of the gate conductive film, thereby reducing the resistance of the gate line, thereby improving the electrical characteristics of the device. You can. In addition, the channel length can be reduced, so that the degree of integration of the device can also be increased.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (7)

반도체 기판;Semiconductor substrates; 상기 반도체 기판 위에 배치되는 게이트 절연막;A gate insulating film disposed on the semiconductor substrate; 상기 게이트 절연막 위에서 하부의 폭보다 상부의 폭이 상대적으로 더 크게 형성되는 게이트 도전막; 및A gate conductive layer formed on the gate insulating layer to have an upper width relatively larger than a lower width; And 상기 게이트 도전막 및 게이트 절연막의 측면에 형성되는 측벽 스페이서막을 구비하는 것을 특징으로 하는 낮은 게이트저항을 갖는 모스 트랜지스터.And a sidewall spacer layer formed on side surfaces of the gate conductive layer and the gate insulating layer. 제 1항에 있어서,The method of claim 1, 상기 측벽 스페이서막의 측면 표면은 상기 게이트 도전막의 상부의 가장자리에 정렬되어 상기 반도체 기판에 대해 수직한 것을 특징으로 하는 낮은 게이트저항을 갖는 모스 트랜지스터.And a side surface of the sidewall spacer layer is aligned with an edge of an upper portion of the gate conductive layer and is perpendicular to the semiconductor substrate. 반도체 기판 위에 상기 반도체 기판의 제1 영역을 노출시키는 제1 개구부를 갖는 희생막 패턴을 형성하는 단계;Forming a sacrificial layer pattern on the semiconductor substrate, the sacrificial layer pattern having a first opening exposing the first region of the semiconductor substrate; 상기 희생막 패턴의 제1 개구부 내측 표면상에 상기 반도체 기판의 제1 영역 중 채널영역을 노출시키는 제2 개구부를 갖는 측벽 스페이서막을 형성하는 단계;Forming a sidewall spacer layer having a second opening on the inner surface of the first opening of the sacrificial layer pattern, the second opening exposing a channel region of the first region of the semiconductor substrate; 상기 제2 개구부에 의해 노출되는 상기 반도체 기판의 채널영역 위에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the channel region of the semiconductor substrate exposed by the second opening; 상기 제2 개구부가 채워지도록 상기 게이트 절연막 위에 게이트 도전막을 형성하는 단계; 및Forming a gate conductive film on the gate insulating film to fill the second opening; And 상기 측벽 스페이서막의 측면 표면이 노출되도록 상기 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.And removing the sacrificial layer pattern such that the side surface of the sidewall spacer layer is exposed. 제 3항에 있어서,The method of claim 3, wherein 상기 희생막 패턴은 상기 측벽 스페이서막을 구성하는 물질과의 충분한 식각선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.And the sacrificial layer pattern is formed using a material having a sufficient etching selectivity with a material forming the sidewall spacer layer. 제 4항에 있어서,The method of claim 4, wherein 상기 희생막 패턴 및 측벽 스페이서막은 각각 산화막 및 질화막을 사용하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.The sacrificial film pattern and the sidewall spacer film are formed using an oxide film and a nitride film, respectively. 제 3항에 있어서, 상기 측벽 스페이서막을 형성하는 단계는,The method of claim 3, wherein the forming of the sidewall spacer layer comprises: 상기 제1 개구부를 갖는 반도체 기판 전면에 측벽 스페이서막용 절연막을 형성하는 단계; 및Forming an insulating film for a sidewall spacer film over an entire surface of the semiconductor substrate having the first opening; And 상기 측벽 스페이서막용 절연막에 대한 건식식각을 수행하여 상기 반도체 기판의 일부 표면 및 상기 희생막 패턴의 상부표면이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.Performing dry etching on the insulating film for the sidewall spacer layer to expose a portion of the surface of the semiconductor substrate and an upper surface of the sacrificial layer pattern. 제 3항에 있어서, 상기 게이트 도전막을 형성하는 단계는,The method of claim 3, wherein the forming of the gate conductive film, 상기 제2 개구부를 갖는 반도체 기판 전면에 게이트 도전막용 도전막을 형성하는 단계; 및Forming a conductive film for a gate conductive film on an entire surface of the semiconductor substrate having the second opening; And 상기 희생막 패턴의 상부표면이 노출되도록 상기 게이트 도전막용 도전막에 대한 평탄화공정을 수행하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.And performing a planarization process on the conductive film for the gate conductive film so that the upper surface of the sacrificial film pattern is exposed.
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