KR20060006191A - Method for manufacturing transistor of semiconductor device - Google Patents

Method for manufacturing transistor of semiconductor device Download PDF

Info

Publication number
KR20060006191A
KR20060006191A KR1020040055091A KR20040055091A KR20060006191A KR 20060006191 A KR20060006191 A KR 20060006191A KR 1020040055091 A KR1020040055091 A KR 1020040055091A KR 20040055091 A KR20040055091 A KR 20040055091A KR 20060006191 A KR20060006191 A KR 20060006191A
Authority
KR
South Korea
Prior art keywords
hole
insulating film
gate electrode
forming
semiconductor substrate
Prior art date
Application number
KR1020040055091A
Other languages
Korean (ko)
Inventor
박경채
박형무
김택수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040055091A priority Critical patent/KR20060006191A/en
Publication of KR20060006191A publication Critical patent/KR20060006191A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

단면이 대략 "T"자형인 게이트 전극을 형성하여 상부의 게이트 면적을 크게 함으로써 게이트 저항을 낮출 수 있는 반도체 소자의 트랜지스터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판의 일부를 노출시키는 제1 홀과, 상기 제1 홀과 연통되고 상기 제1 홀보다 더 큰 폭을 가지는 제2 홀을 한정하는 절연막을 형성한다. 상기 제1 홀 및 제2 홀 내에 도전막을 형성하여 단면이 "T"자형인 게이트 전극을 형성한다. A transistor manufacturing method of a semiconductor device capable of lowering a gate resistance by forming a gate electrode having an approximately "T" cross section and increasing a gate area thereon is disclosed. In the present invention, an insulating film defining a first hole exposing a part of the semiconductor substrate and a second hole in communication with the first hole and having a larger width than the first hole are formed on the semiconductor substrate. A conductive film is formed in the first hole and the second hole to form a gate electrode having a “T” shape in cross section.

게이트 전극, 게이트 저항, 오버랩 커패시턴스Gate Electrode, Gate Resistance, Overlap Capacitance

Description

반도체 소자의 트랜지스터 제조 방법{Method for manufacturing transistor of semiconductor device}Method for manufacturing transistor of semiconductor device

도 1a 내지 도 1i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 1A to 1I are cross-sectional views illustrating a method of manufacturing a transistor of a semiconductor device according to a preferred embodiment of the present invention according to a process sequence.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

10: 반도체 기판, 12: 제1 절연막, 14: 제2 절연막, 16: 포토레지스트 패턴, 22: 제1 홀, 24: 제2 홀, 30: 불순물 이온, 32: 게이트 절연막, 40: 도전막, 40a: 게이트 전극, 50: 절연 스페이서, 52: 소스/드레인 영역. 10 semiconductor substrate, 12 first insulating film, 14 second insulating film, 16: photoresist pattern, 22 first hole, 24 second hole, 30 impurity ion, 32 gate insulating film, 40 conductive film, 40a: gate electrode, 50: insulating spacer, 52: source / drain region.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 MOS형 트랜지스터 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a MOS transistor of a semiconductor device.

최근, 반도체 소자가 고집적화 됨에 따라 소스/드레인 영역으로 이용되는 불순물 영역과 게이트 전극의 폭이 점차 감소되고 있다. 이에 따라, 불순물 영역의 접촉 저항 및 게이트 전극의 시트 저항(sheet resistance: Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다. 이와 같은 문제점을 극복하기 위하여 게이트 전극을 폴리실리콘으로 형성하는 경우에 게이트 전극 위에 금속 실리사이드층을 형성하여 저항을 감소시키고 있다. In recent years, as semiconductor devices have been highly integrated, the widths of impurity regions and gate electrodes used as source / drain regions have gradually decreased. As a result, the contact resistance of the impurity region and the sheet resistance (Rs) of the gate electrode are increased, resulting in a decrease in operating speed. In order to overcome this problem, when the gate electrode is formed of polysilicon, a metal silicide layer is formed on the gate electrode to reduce the resistance.

그러나, 통상의 방법에 따라 단면이 대략 사각형으로 제조된 게이트 전극은 그 길이가 미세화됨에 따라 게이트 전극의 단면적이 작아지고, 그 결과 게이트 전극 위에 실리사이드층을 형성하여도 게이트 저항이 여전히 높고 저항 산포 특성이 불량하다. 또한, 기생 오버랩 커패시턴스가 높게 형성되는 문제가 있다. However, according to the conventional method, the gate electrode, which has a substantially rectangular cross section, has a smaller cross-sectional area of the gate electrode as the length thereof becomes smaller. As a result, even when a silicide layer is formed on the gate electrode, the gate resistance is still high and resistance scattering characteristics are obtained. This is bad. In addition, there is a problem that the parasitic overlap capacitance is formed high.

본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 반도체 소자의 고집적화에 따라 작은 게이트 길이를 가지는 미세한 게이트 전극을 형성하는 경우에도 게이트 저항을 낮출 수 있고 오버랩 커패시턴스를 감소시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는 것이다. The present invention is to solve the above problems in the prior art, a semiconductor device that can lower the gate resistance and reduce the overlap capacitance even when forming a fine gate electrode having a small gate length in accordance with the high integration of the semiconductor device To provide a method for manufacturing a transistor.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법에서는 반도체 기판상에 상기 반도체 기판의 일부를 노출시키는 제1 홀과, 상기 제1 홀과 연통되고 상기 제1 홀보다 더 큰 폭을 가지는 제2 홀을 한정하는 절연막을 형성한다. 상기 제1 홀 및 제2 홀 내에 도전막을 형성하여 단면이 "T"자형인 게이트 전극을 형성한다. In order to achieve the above object, in the method of manufacturing a transistor of a semiconductor device according to the present invention, a first hole exposing a part of the semiconductor substrate on a semiconductor substrate, a width in communication with the first hole and larger than the first hole An insulating film for defining the second hole having a film is formed. A conductive film is formed in the first hole and the second hole to form a gate electrode having a “T” shape in cross section.

바람직하게는, 상기 절연막은 상기 제1 홀이 형성된 제1 절연막과, 상기 제2 홀이 형성된 제2 절연막으로 이루어진다. 상기 제1 절연막 및 제2 절연막은 각각 서로 다른 물질로 이루어진다. Preferably, the insulating film includes a first insulating film having the first hole and a second insulating film having the second hole. The first insulating film and the second insulating film are made of different materials.                     

상기 절연막을 형성하기 위하여 먼저, 상기 반도체 기판상에 제1 절연막을 형성한다. 그리고, 상기 제1 절연막 위에 제2 절연막을 형성한다. 그 후, 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 상기 반도체 기판을 노출시키는 상기 제1 홀을 형성한다. 그리고, 상기 제1 절연막 보다 상기 제2 절연막에 대하여 더 큰 식각 선택비를 제공하는 식각액을 사용하는 등방성 식각 공정에 의하여 상기 제2 홀을 형성한다. In order to form the insulating film, first, a first insulating film is formed on the semiconductor substrate. A second insulating film is formed on the first insulating film. Thereafter, the second insulating film and the first insulating film are anisotropically etched to form the first hole for exposing the semiconductor substrate. The second hole is formed by an isotropic etching process using an etchant that provides a larger etching selectivity with respect to the second insulating film than the first insulating film.

본 발명에 따른 반도체 소자의 트랜지스터 제조 방법에서는 상기 절연막을 제거하여 상기 게이트 전극의 측벽 및 반도체 기판을 노출시키는 단계와, 상기 게이트 전극의 측벽에 절연 스페이서를 형성하는 단계와, 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 게이트 전극의 상면에 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다. In the method of manufacturing a transistor of a semiconductor device according to the present invention, removing the insulating film to expose the sidewall and the semiconductor substrate of the gate electrode, forming an insulating spacer on the sidewall of the gate electrode, and the source / The method may further include forming a drain region. The method may further include forming a metal silicide layer on an upper surface of the gate electrode.

본 발명에 의하면, 미세한 게이트 길이를 가지는 게이트 전극을 형성하는 경우에도 게이트 전극 상면의 길이를 증가시킴으로써 게이트 저항을 낮출 수 있다. 또한, 게이트 전극과 소스/드레인 영역간의 오버랩 커패시턴스를 감소시킬 수 있다. According to the present invention, even when a gate electrode having a fine gate length is formed, the gate resistance can be reduced by increasing the length of the upper surface of the gate electrode. In addition, the overlap capacitance between the gate electrode and the source / drain region can be reduced.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 1A to 1I are cross-sectional views illustrating a method of manufacturing a transistor of a semiconductor device according to a preferred embodiment of the present invention according to a process sequence.

도 1a를 참조하면, 실리콘으로 이루어지는 반도체 기판(10)상에 소자분리 영 역(도시 생략)을 형성하여 활성 영역을 정의한 후, 상기 반도체 기판(10)의 활성 영역 위에 제1 절연막(12) 및 제2 절연막(14)을 차례로 형성한다. 상기 제1 절연막(12) 및 제2 절연막(14)은 각각 서로 습식 식각액에 대한 식각율이 서로 다른 물질로 이루어진다. 상기 제1 절연막(12) 및 제2 절연막(14)은 각각 서로 다른 물질로 구성된 산화막으로 이루어질 수 있다. Referring to FIG. 1A, after forming an isolation region (not shown) on a semiconductor substrate 10 made of silicon to define an active region, the first insulating layer 12 and the active region of the semiconductor substrate 10 may be defined. The second insulating film 14 is formed in sequence. Each of the first insulating layer 12 and the second insulating layer 14 may be formed of a material having different etching rates with respect to the wet etching solution. The first insulating film 12 and the second insulating film 14 may be formed of oxide films formed of different materials, respectively.

게이트 전극이 형성될 영역에서 상기 제2 절연막(14)의 상면을 노출시키는 포토레지스트 패턴(16)을 상기 제2 절연막(14) 위에 형성한다. A photoresist pattern 16 is formed on the second insulating layer 14 to expose the top surface of the second insulating layer 14 in the region where the gate electrode is to be formed.

도 1b를 참조하면, 상기 포토레지스트 패턴(16)을 식각 마스크로하여 상기 제2 절연막(14) 및 제1 절연막(12)을 차례로 이방성 식각하여 상기 반도체 기판(10)의 활성 영역을 노출시키는 제1 홀(22)을 형성한다. Referring to FIG. 1B, an anisotropic etching of the second insulating layer 14 and the first insulating layer 12 in sequence using the photoresist pattern 16 as an etching mask exposes an active region of the semiconductor substrate 10. One hole 22 is formed.

도 1c를 참조하면, 상기 제1 절연막(12) 보다 상기 제2 절연막(14)에 대하여 더 큰 식각 선택비를 제공하는 식각액을 사용하여 등방성 식각 공정을 행하여 상기 제1 홀(22)의 상부에 상기 제1 홀(22)과 연통되고 상기 제1 홀(22) 보다 더 큰 폭을 가지는 제2 홀(24)을 형성한다. Referring to FIG. 1C, an isotropic etching process is performed using an etchant that provides a larger etching selectivity with respect to the second insulating film 14 than the first insulating film 12, thereby forming an upper portion of the first hole 22. A second hole 24 communicating with the first hole 22 and having a width larger than that of the first hole 22 is formed.

도 1d를 참조하면, 상기 포토레지스트 패턴(16)을 제거한 후, 소정의 불순물 이온(30)을 사용하여 상기 제1 홀(22) 및 제2 홀(24)을 통해 채널 이온 주입 공정을 행한다. Referring to FIG. 1D, after removing the photoresist pattern 16, a channel ion implantation process is performed through the first hole 22 and the second hole 24 using predetermined impurity ions 30.

도 1e를 참조하면, 후속 공정에서 형성될 게이트 절연막의 신뢰성을 확보하기 위하여 상기 제1 홀(22) 및 제2 홀(24)을 통하여 상기 반도체 기판(10)의 표면에 질소 이온 주입을 행한 후, 상기 제1 홀(22) 및 제2 홀(24)을 통해 노출된 반도 체 기판(10)의 상면에 게이트 절연막(32)을 형성한다. 상기 질소 이온 주입 공정은 경우에 따라 생략 가능하다. Referring to FIG. 1E, after implanting nitrogen ions into the surface of the semiconductor substrate 10 through the first hole 22 and the second hole 24 to secure the reliability of the gate insulating film to be formed in a subsequent process. The gate insulating layer 32 is formed on the upper surface of the semiconductor substrate 10 exposed through the first hole 22 and the second hole 24. The nitrogen ion implantation process may be omitted in some cases.

도 1f를 참조하면, 상기 제1 홀(22) 및 제2 홀(24) 내부를 채우기에 충분한 두께로 상기 제2 절연막(14) 위에 도전막(40), 예를 들면 도핑된 폴리실리콘막을 형성한다. Referring to FIG. 1F, a conductive film 40, for example, a doped polysilicon film, is formed on the second insulating film 14 to have a thickness sufficient to fill the first hole 22 and the second hole 24. do.

도 1g를 참조하면, CMP(chemical mechanical polishing) 또는 에치백(etchback) 공정에 의하여 상기 제2 절연막(14) 상부의 도전막(14)을 제거한다. 그 결과, 상기 제1 홀(22) 및 제2 홀(24) 내에는 상기 도전막(40)의 일부로 구성되는 게이트 전극(40a)이 형성된다. 상기 제1 홀(22)과, 상기 제1 홀(22) 보다 더 큰 폭을 가지는 제2 홀(24) 내에 형성된 상기 게이트 전극(40a)은 그 상부가 하부보다 더 큰 폭을 가지게 되어 대락 "T"자형 단면을 가진다. 따라서, 상기 게이트 전극(40a)은 그 저면에 비하여 더 넓은 면적을 가지는 상면을 구비하게 된다. Referring to FIG. 1G, the conductive layer 14 on the second insulating layer 14 is removed by a chemical mechanical polishing (CMP) or etchback process. As a result, in the first hole 22 and the second hole 24, a gate electrode 40a formed as part of the conductive film 40 is formed. The first electrode 22 and the gate electrode 40a formed in the second hole 24 having a larger width than the first hole 22 have a larger width at an upper portion thereof than a lower portion thereof. It has a T "shaped cross section. Therefore, the gate electrode 40a has an upper surface having a larger area than the bottom surface thereof.

도 1h를 참조하면, 상기 제2 절연막(14) 및 제1 절연막(12)을 제거하여 상기 반도체 기판(10)의 상면과, 상기 게이트 전극(40a)의 측벽을 노출시킨다. Referring to FIG. 1H, the second insulating layer 14 and the first insulating layer 12 are removed to expose the top surface of the semiconductor substrate 10 and the sidewalls of the gate electrode 40a.

도 1i를 참조하면, 상기 게이트 전극(40a)의 측벽에 절연 스페이서(50)를 형성한다. 상기 절연 스페이서(50)는 예를 들면 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. Referring to FIG. 1I, an insulating spacer 50 is formed on sidewalls of the gate electrode 40a. The insulating spacer 50 may be formed of, for example, an oxide film, a nitride film, or a combination thereof.

그 후, 상기 게이트 전극(40a) 및 절연 스페이서(50)를 이온 주입 마스크로하여 이온 주입 공정을 행하여 상기 반도체 기판(10)에 소스/드레인 영역(52)을 형성한다. Thereafter, an ion implantation process is performed using the gate electrode 40a and the insulating spacer 50 as an ion implantation mask to form a source / drain region 52 in the semiconductor substrate 10.                     

도시하지는 않았으나, 필요에 따라 상기 절연 스페이서(50)를 형성하기 전에 상기 게이트 전극(40a)을 이온 주입 마스크로 하여 LDD (lightly doped drain) 이온 주입 공정을 행할 수 있다. Although not shown, a lightly doped drain (LDD) ion implantation process may be performed using the gate electrode 40a as an ion implantation mask before the insulation spacer 50 is formed.

또한, 도시하지는 않았으나, 상기 소스/드레인 영역(52)을 형성한 후, 상기 게이트 전극(40a)의 상면 및 상기 소스/드레인 영역(52)의 상면에 금속 실리사이드층, 예를 들면 코발트 실리사이드층을 형성할 수 있다. Although not shown, a metal silicide layer, for example a cobalt silicide layer, is formed on the top surface of the gate electrode 40a and the top surface of the source / drain region 52 after the source / drain region 52 is formed. Can be formed.

본 발명에 의하면, 미세한 게이트 길이를 가지는 게이트 전극을 형성하는 경우에도 게이트 전극 상면의 길이를 증가시킴으로써 게이트 저항을 낮출 수 있다. 또한, 게이트 전극과 소스/드레인 영역간의 오버랩 커패시턴스를 감소시킬 수 있다. According to the present invention, even when a gate electrode having a fine gate length is formed, the gate resistance can be reduced by increasing the length of the upper surface of the gate electrode. In addition, the overlap capacitance between the gate electrode and the source / drain region can be reduced.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the spirit and scope of the present invention. This is possible.

Claims (6)

반도체 기판상에 상기 반도체 기판의 일부를 노출시키는 제1 홀과, 상기 제1 홀과 연통되고 상기 제1 홀보다 더 큰 폭을 가지는 제2 홀을 한정하는 절연막을 형성하는 단계와, Forming an insulating film defining a first hole exposing a portion of the semiconductor substrate on the semiconductor substrate and a second hole in communication with the first hole and having a larger width than the first hole; 상기 제1 홀 및 제2 홀 내에 도전막을 형성하여 단면이 "T"자형인 게이트 전 극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법. And forming a gate electrode having a “T” shape in cross section by forming a conductive film in the first hole and the second hole. 제1항에 있어서, The method of claim 1, 상기 절연막은 상기 제1 홀이 형성된 제1 절연막과, 상기 제2 홀이 형성된 제2 절연막으로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법. And the insulating film comprises a first insulating film having the first hole and a second insulating film having the second hole. 제2항에 있어서, The method of claim 2, 상기 제1 절연막 및 제2 절연막은 각각 서로 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법. The method of claim 1, wherein the first insulating film and the second insulating film are made of different materials. 제1항에 있어서, The method of claim 1, 상기 절연막을 형성하는 단계는 Forming the insulating film 상기 반도체 기판상에 제1 절연막을 형성하는 단계와, Forming a first insulating film on the semiconductor substrate; 상기 제1 절연막 위에 제2 절연막을 형성하는 단계와, Forming a second insulating film on the first insulating film; 상기 제2 절연막 및 제1 절연막을 이방성 식각하여 상기 반도체 기판을 노출시키는 상기 제1 홀을 형성하는 단계와, Anisotropically etching the second insulating film and the first insulating film to form the first hole exposing the semiconductor substrate; 상기 제1 절연막 보다 상기 제2 절연막에 대하여 더 큰 식각 선택비를 제공하는 식각액을 사용하는 등방성 식각 공정에 의하여 상기 제2 홀을 형성하는 단계 를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법. And forming the second hole by an isotropic etching process using an etchant that provides a larger etching selectivity with respect to the second insulating film than the first insulating film. 제1항에 있어서, The method of claim 1, 상기 절연막을 제거하여 상기 게이트 전극의 측벽 및 반도체 기판을 노출시키는 단계와, Removing the insulating layer to expose sidewalls of the gate electrode and the semiconductor substrate; 상기 게이트 전극의 측벽에 절연 스페이서를 형성하는 단계와, Forming insulating spacers on sidewalls of the gate electrode; 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법. And forming a source / drain region on the semiconductor substrate. 제1항에 있어서, The method of claim 1, 상기 게이트 전극의 상면에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법. And forming a metal silicide layer on an upper surface of the gate electrode.
KR1020040055091A 2004-07-15 2004-07-15 Method for manufacturing transistor of semiconductor device KR20060006191A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040055091A KR20060006191A (en) 2004-07-15 2004-07-15 Method for manufacturing transistor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040055091A KR20060006191A (en) 2004-07-15 2004-07-15 Method for manufacturing transistor of semiconductor device

Publications (1)

Publication Number Publication Date
KR20060006191A true KR20060006191A (en) 2006-01-19

Family

ID=37117921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040055091A KR20060006191A (en) 2004-07-15 2004-07-15 Method for manufacturing transistor of semiconductor device

Country Status (1)

Country Link
KR (1) KR20060006191A (en)

Similar Documents

Publication Publication Date Title
KR19980041851A (en) Process for preparing raised source / drain MOSSF using self-aligned phosphorus oxychloride to dope gate / source / drain regions
JP2002033490A (en) Manufacturing method for soi-mos field-effect transistor
KR100378839B1 (en) Semiconductor device and manufacturing method thereof
KR20050114400A (en) Method for manufacturing gate electrode of semiconductor devices
US7348254B2 (en) Method of fabricating fin field-effect transistors
JP2004336049A (en) Structure and manufacturing method of notch gate field effect transistor
KR100322394B1 (en) Method of manufacturing semiconductor device
KR20050039089A (en) Semiconductor device with dual spacer and method for manufacturing thereof
KR100414735B1 (en) A semiconductor device and A method for forming the same
US20090096023A1 (en) Method for manufacturing semiconductor device
US20010053580A1 (en) Inverted MOSFET process
KR0170515B1 (en) A semiconductor device with a gold structure and a method of fabricating the same
US6271092B1 (en) Method for fabricating a semiconductor device
KR20010004237A (en) A method for forming semiconductor memory device including self-aligned contact process
KR100620197B1 (en) Method for manufacturing mosfet of semiconductor device
KR20060006191A (en) Method for manufacturing transistor of semiconductor device
KR100734142B1 (en) Semiconductor device and method of manufacturing the semiconductor device
US7186603B2 (en) Method of forming notched gate structure
KR100418571B1 (en) Method for fabricating MOSFET with lightly doped drain structure
KR20030013624A (en) Semiconductor device having notched gate electrode and method for manufacturing the same
KR100273299B1 (en) Method for fabricating mos transistor
KR101012438B1 (en) Method of manufacturing semiconductor device
KR100606952B1 (en) Method for Forming Transistor Of Semi-conductor Device
US20070246763A1 (en) Trench step channel cell transistor and manufacture method thereof
KR20030058437A (en) Method for manufacturing semiconductor device by using a groove

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination