KR20060062533A - Method for forming bit-line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 비트라인과 접촉되는 반도체 기판의 소정 영역을 노출시키는 층간절연막 패턴을 상기 반도체 기판 상에 형성하는 단계와, 상기 층간절연막 패턴이 형성된 결과물 전면에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 위에 Ti막과 TiN막을 순차적으로 형성하는 단계와, 상기 Ti막과 TiN막이 형성된 결과물을 열처리하는 단계를 포함한다. The present invention relates to a method for forming a bit line of a semiconductor device, the method comprising: forming an interlayer insulating film pattern on the semiconductor substrate to expose a predetermined region of the semiconductor substrate in contact with the bit line; Forming a polysilicon film, sequentially forming a Ti film and a TiN film on the polysilicon film, and heat treating a resultant product on which the Ti film and the TiN film are formed.

비트라인, 확산 방지막, TiSl2, TiO/TiO2막Bit line, diffusion barrier, TiSl2, TiO / TiO2 film

Description

반도체 소자의 비트라인 형성 방법{Method for forming bit-line of semiconductor device} Method for forming bit-line of semiconductor device             

도 1은 종래 기술에 의해 형성된 비트라인의 확산 방지막의 모습을 도시한 도면이다.1 is a view showing the appearance of the diffusion barrier of the bit line formed by the prior art.

도 2 내지 도 3은 본 발명의 일 실시예에 의해 형성되는 비트라인의 확산 방지막의 모습을 도시한 도면이다.2 to 3 are views showing the appearance of the diffusion barrier of the bit line formed by one embodiment of the present invention.

***** 도면의 주요부분에 대한 부호의 설명 ***** ***** Explanation of symbols for main parts of drawing *****

100 : 반도체 기판 110 : BPSG막100 semiconductor substrate 110 BPSG film

120 : TiO/TiO2 막 140 : 폴리실리콘막120: TiO / TiO 2 film 140: polysilicon film

150 : TiSl2 막 160 : Ti/TiN 막150: TiSl 2 film 160: Ti / TiN film

161 : Ti/TiN 막 조각
161: Ti / TiN Membrane Piece

본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것으로, 보다 상세하게는 콘택 경계면에 산화물의 생성을 방지하고, 저항을 낮출 수 있는 반도체소자의 비트라인 형성 방법에 관한 것이다. The present invention relates to a method of forming a bit line of a semiconductor device, and more particularly, to a method of forming a bit line of a semiconductor device capable of preventing the formation of an oxide on the contact interface and lowering the resistance.

일반적으로, 반도체소자에서 비트라인 형성에는 녹는점이 높고 비저항이 낮은 텅스텐막(W)을 사용한다. 이에 따라 소자에서 신호 전달 속도를 증가시킬 수 있으며 비트라인을 길게 사용할 수 있게 되어 소자의 설계에 대한 마진이 증대된다.In general, a tungsten film W having a high melting point and a low specific resistance is used to form a bit line in a semiconductor device. As a result, the signal transmission speed can be increased in the device, and the bit line can be used longer, thereby increasing the margin of the device design.

종래에는 반도체 소자의 비트 라인을 형성할 때 다결정 실리콘과 텅스텐 실리사이드(W Six)의 2중 박막을 사용함으로써 다결정 실리콘이 갖는 높은 저항을 보완하여 현재 응용되고 있다. 다결정 실리콘 박막의 비저항은 1000Å의 두께에서 약 1000μΩ㎝ 정도이며 텅스텐 실리사이드는 약 70μΩ㎝ 정도로서 비트라인의 저항은 다소 높은 편이다. 따라서 반도체 소자의 집적도가 증가되어 선폭이 감소함에 따라 저항이 증가되어 신호 전달 속도에 제한을 주는 문제가 있었다. Conventionally, a double thin film of polycrystalline silicon and tungsten silicide (W Six) is used to form a bit line of a semiconductor device, and is currently applied to compensate for the high resistance of polycrystalline silicon. The resistivity of the polycrystalline silicon thin film is about 1000 μΩcm at the thickness of 1000 이며 and the tungsten silicide is about 70 μΩcm and the bit line resistance is rather high. Therefore, as the integration degree of the semiconductor device increases, the resistance increases as the line width decreases, thereby limiting the signal transmission speed.

이에 따라, 10~20μΩ㎝의 낮은 비저항을 갖는 CVD 방법으로 제조한 텅스텐 박막(이하 CVD W이라 함)을 사용하는 방법이 활발히 연구되고 있다. 그런데, 상기 CVD-W막을 사용하여 비트라인을 형성하는 공정의 경우 라인 형성후 이어지는 열처리 공정에서 텅스텐 실리사이드 등을 형성하는 등의 문제가 발생하므로, 이를 제거하기 위해 Ti/TiN으로 구성된 확산 방지막을 사용하고 있다. Accordingly, a method of using a tungsten thin film (hereinafter referred to as CVD W) manufactured by a CVD method having a low resistivity of 10 to 20 µΩcm has been actively studied. However, in the case of forming a bit line using the CVD-W film, a problem such as forming tungsten silicide occurs in a heat treatment process following the line formation, and thus, a diffusion barrier layer composed of Ti / TiN is used to remove the bit line. Doing.

도 1은 종래 기술에 의해 형성된 비트라인의 확산 방지막의 모습을 도시한 도면이다.1 is a view showing the appearance of the diffusion barrier of the bit line formed by the prior art.

도 1에서 도시한 바와 같이, 반도체 기판(100) 상에 층간 절연막인 BPSG막 (110)을 형성한다. 상기 반도체 기판(100)에는 게이드전극, 소스/드레인 등의 반도체 소자 패턴이 형성되어 있다. 이후, 상기 BPSG막(110)을 선택적으로 식각하여 비트라인이 반도체 기판(100) 상에 형성된 소스/드레인과 접촉되는 영역인 콘택홀을 형성한 후, 그 결과물 전면에 확산 방지막인 Ti막 및 TiN 막(160, 이하 Ti/TiN 막)을 형성한다. 그리고, Ti/TiN 막(160) 상에 TiAl2를 형성하기 위해 RTA(Rapid Thermal Annealing) 공정을 진행한다.As shown in FIG. 1, a BPSG film 110, which is an interlayer insulating film, is formed on the semiconductor substrate 100. In the semiconductor substrate 100, semiconductor device patterns such as a gate electrode and a source / drain are formed. Thereafter, the BPSG film 110 is selectively etched to form a contact hole, which is a region where the bit line is in contact with the source / drain formed on the semiconductor substrate 100, and then the Ti film and TiN, which are diffusion barrier films, are formed on the entire surface of the resultant material. A film 160 (hereinafter referred to as Ti / TiN film) is formed. In addition, a rapid thermal annealing (RTA) process is performed to form TiAl 2 on the Ti / TiN film 160.

그런데, RTA 공정 진행 중 Ti/TiN 막(160)과 BPSG막(110)과의 경계면에는 TiO막 또는 TiO2막(120, 이하 TiO/TiO2막)이 형성되어, 비트라인의 자체 저항을 증가시키고, 비트라인의 패턴 형성을 어렵게 만드는 문제가 있다.However, during the RTA process, a TiO film or a TiO 2 film (hereinafter, TiO / TiO 2 film) is formed on the interface between the Ti / TiN film 160 and the BPSG film 110 to increase the resistance of the bit line. There is a problem that makes it difficult to form the pattern of the bit line.

또한, BPSG막(110)에 후속 열공정을 진행할때, 가스방출(Out-gasing) 현상에 의해 Ti/TiN 막(160)의 일부가 떨어져 나가 Ti/TiN 막 조각(161)을 형성시키는 문제가 있다.
In addition, when a subsequent thermal process is performed on the BPSG film 110, a part of the Ti / TiN film 160 is separated by an out-gasing phenomenon to form a Ti / TiN film piece 161. have.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로, 콘택 경계면에 산화물의 생성을 방지하는 한편 TiAl2를 형성하여, 저항이 감소된 비트라인의 형성방법을 제공함에 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method for forming a bit line having reduced resistance by forming TiAl 2 while preventing oxide generation at a contact interface.

상기한 목적 달성을 위해 본 발명은 비트라인과 접촉되는 반도체 기판의 소정 영역을 노출시키는 층간절연막 패턴을 상기 반도체 기판 상에 형성하는 단계와, 상기 층간절연막 패턴이 형성된 결과물 전면에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 위에 Ti막과 TiN막을 순차적으로 형성하는 단계와, 상기 Ti막과 TiN막이 형성된 결과물을 열처리하는 단계를 포함하는 반도체 소자의 비트라인 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming an interlayer insulating film pattern on a surface of a semiconductor substrate, the interlayer insulating film pattern exposing a predetermined region of a semiconductor substrate in contact with a bit line, and forming a polysilicon film on the entire surface of the resultant layer on which the interlayer insulating film pattern is formed. And forming a Ti film and a TiN film sequentially on the polysilicon film, and heat treating a resultant product on which the Ti film and the TiN film are formed.

여기서, 상기 폴리실리콘막은 도핑된 폴리실리콘막 또는 도핑안된 폴리실리콘막으로 이루어지거나, 도핑된 폴리실리콘막과 도핑안된 폴리실리콘막으로 이루어지는 것을 특징으로 한다.Herein, the polysilicon film is made of a doped polysilicon film or an undoped polysilicon film, or a doped polysilicon film and an undoped polysilicon film.

또한, 상기 열처리는 RTA(Rapid Thermal Annealing) 공정인 것을 특징으로 한다.
In addition, the heat treatment is characterized in that the Rapid Thermal Annealing (RTA) process.

이하 도면에 따라 상기 발명의 실시예를 상세히 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 이 실시예들을 벗어나 다양한 형태로 구현 가능하다. 한편, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method of achieving the same will be apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various forms beyond the embodiments. In addition, like reference numerals refer to like elements throughout the specification.

도 2 내지 도 3은 본 발명의 일 실시예에 의해 형성되는 비트라인의 확산 방지막의 모습을 도시한 도면이다. 2 to 3 are views showing the appearance of the diffusion barrier of the bit line formed by one embodiment of the present invention.                     

우선, 도 2에 도시한 바와 같이 반도체 기판(100) 상에 층간 절연막인 BPSG막(110) 및 폴리실리콘막(140)을 순차적으로 형성한다. 상기 반도체 기판(100)에는 게이드전극, 소스/드레인 등의 반도체 소자 패턴이 형성되어 있다. 상기 폴리실리콘막(140)은 도핑된 폴리실리콘막 또는 도핑안된 폴리실리콘막으로 이루어지거나, 도핑된 폴리실리콘막과 도핑안된 폴리실리콘막을 모두 이용하여 형성될 수 있다.First, as shown in FIG. 2, the BPSG film 110 and the polysilicon film 140, which are interlayer insulating films, are sequentially formed on the semiconductor substrate 100. In the semiconductor substrate 100, semiconductor device patterns such as a gate electrode and a source / drain are formed. The polysilicon layer 140 may be formed of a doped polysilicon layer or an undoped polysilicon layer, or may be formed using both a doped polysilicon layer and an undoped polysilicon layer.

여기서, 상기 폴리실리콘막(140)은 BPSG막(110)과 Ti/TiN 막(160) 사이에 형성되어 직접적인 접촉을 방지하고 있다. 이는 후속 RTA 공정에서 BPSG막(110)과 Ti/TiN 막(160) 사이의 접촉면에서 생성되는 TiO/TiO2막을 원천적으로 차단하기 위함이다. 그 결과, TiO/TiO2막의 제거 공정을 생략할 수 있고 비트라인의 저항을 낮출 수 있다.
Here, the polysilicon film 140 is formed between the BPSG film 110 and the Ti / TiN film 160 to prevent direct contact. This is to fundamentally block the TiO / TiO 2 film generated at the contact surface between the BPSG film 110 and the Ti / TiN film 160 in a subsequent RTA process. As a result, the step of removing the TiO / TiO 2 film can be omitted and the resistance of the bit line can be lowered.

이후, 도 2b에 도시한 바와 같이, 상기 BPSG막(110) 및 폴리실리콘막(140)을 선택적으로 식각하여 비트라인이 반도체 기판(100) 상에 형성된 소스/드레인과 접촉되는 영역인 콘택홀을 형성한다. Thereafter, as shown in FIG. 2B, the BPSG layer 110 and the polysilicon layer 140 are selectively etched to form contact holes, which are regions in which bit lines are in contact with the source / drain formed on the semiconductor substrate 100. Form.

그리고, 콘택홀이 형성된 결과물 전면에 확산 방지막인 Ti/ TiN 막(160)을 형성한다. 여기서 TiN막은 확산 방지막으로 사용되는 대표적인 물질이며, 형성 방법에 따라서 CVD-TiN 막과 스터퍼 TiN막으로 나눌 수 있다. In addition, a Ti / TiN film 160 as a diffusion barrier is formed on the entire surface of the resultant where the contact hole is formed. Here, the TiN film is a representative material used as the diffusion barrier film, and may be divided into a CVD-TiN film and a stuffer TiN film depending on the formation method.

이후 상기 Ti/TiN 막(160)을 형성한 다음, 500??1000??의 질소 분위기에서 5??60초 동안 급속열처리(repid thermal annealing, RTA)공정을 실시한다. 이때, 폴리실리콘막(150) 및 Ti/ TiN 막(160)의 경계면과, 콘택홀 내부의 반도체기판(100) 및 Ti/ TiN 막(160)의 경계면에 TiSl2가 형성된다. After the Ti / TiN film 160 is formed, a rapid thermal annealing (RTA) process is performed for 5 ?? 60 seconds in a nitrogen atmosphere of 500 ?? 1000 ??. At this time, TiSl 2 is formed on the interface between the polysilicon film 150 and the Ti / TiN film 160 and the interface between the semiconductor substrate 100 and the Ti / TiN film 160 inside the contact hole.

이렇게 형성된 TiSl2는 형성되는 Ti/ TiN 막(160)의 저항을 낮추어 비트라인의 저항을 감소시킨다. 그리고, TiSl2는 이후 공정에서 Ti/ TiN 막 조각(161)을 발생시키는 BPSG막(110)의 열공정에서의 가스 방출(Out-gasing) 현상을 제거할 수도 있다.The TiSl 2 thus formed lowers the resistance of the formed Ti / TiN film 160 to reduce the resistance of the bit line. In addition, TiSl 2 may remove an out-gassing phenomenon in the thermal process of the BPSG film 110 that generates the Ti / TiN film fragment 161 in a later process.

이후, 텅스텐(W) 등의 금속층을 형성하고, 마스크 공정과 식각 공정을 이용한 패터닝 작업을 거쳐 저항이 감소된 비트라인을 형성할 수 있다.
Subsequently, a metal layer such as tungsten (W) may be formed, and a bit line having reduced resistance may be formed by patterning using a mask process and an etching process.

본 발명에 의하면, Ti/TiN 막과 BPSG 막 사이에 형성되는 TiO/TiO2막의 생성을 막아 TiO/TiO2막 제거 공정을 생략할 수 있고, 형성되는 비트라인의 저항을 감소시킬 수 있는 효과가 있다.According to the present invention, Ti / TiN film and can be omitted to save TiO / TiO 2 film removing step of TiO / TiO 2 film produced formed between the BPSG film, is capable of reducing the resistance of the bit lines formed effect have.

또한, Ti막과 폴리실리콘막의 반응으로 TiSi2막을 형성하여 Ti/TiN 막 조각이 형성되는 것을 막고, 비트라인의 저항을 감소시킬 수 있는 효과도 있다.In addition, a TiSi 2 film is formed by the reaction between the Ti film and the polysilicon film, thereby preventing the Ti / TiN film pieces from being formed and reducing the resistance of the bit line.

Claims (3)

비트라인과 접촉되는 반도체 기판의 소정 영역을 노출시키는 층간절연막 패턴을 상기 반도체 기판 상에 형성하는 단계와,Forming an interlayer insulating film pattern on the semiconductor substrate to expose a predetermined region of the semiconductor substrate in contact with the bit line; 상기 층간절연막 패턴이 형성된 결과물 전면에 폴리실리콘막을 형성하는 단계와, Forming a polysilicon film on the entire surface of the resultant layer on which the interlayer insulating film pattern is formed; 상기 폴리실리콘막 위에 Ti막과 TiN막을 순차적으로 형성하는 단계와,Sequentially forming a Ti film and a TiN film on the polysilicon film; 상기 Ti막과 TiN막이 형성된 결과물을 열처리하는 단계를 포함하는 반도체 소자의 비트라인 형성 방법.And heat-treating the resultant material on which the Ti film and the TiN film are formed. 제 1항에 있어서, 상기 폴리실리콘막은 도핑된 폴리실리콘막 또는 도핑안된 폴리실리콘막으로 이루어지거나,The method of claim 1, wherein the polysilicon film is made of a doped polysilicon film or an undoped polysilicon film, 상기 도핑된 폴리실리콘막과 상기 도핑안된 폴리실리콘막을 혼합하여 이루어지는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.And forming the doped polysilicon layer and the undoped polysilicon layer. 제 1항에 있어서, 상기 열처리는 RTA(Rapid Thermal Annealing) 공정인 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.The method of claim 1, wherein the heat treatment is a rapid thermal annealing (RTA) process.
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